{"task_id": "Q1_LBP", "description": "# Human-Readable Spec (LBP Accelerator)\n\n## 1. Goal & Scope\n\nDesign an RTL hardware module **LBP** that:\n\n* Reads an **8-bit** grayscale image from a host memory interface (**gray\\_mem**, 128\u00d7128, linear address 0\u202616383).\n* Computes **Local Binary Pattern (LBP)** for every pixel independently using a **3\u00d73, 8-neighbor** definition.\n* Writes each 8-bit result to a host memory interface (**lbp\\_mem**, 128\u00d7128, address-aligned 1:1 with the source pixel).\n* Sets **`finish=1`** when all required pixels are written.\n* Excludes appendices and scoring/benchmark rules\u2014this is a **functional** spec sufficient to implement and verify correctness.\n\n## 2. Top-Level Module & Ports\n\n**Module name:** `TOP`\n**Clocking:** rising-edge synchronous (`clk`).\n**rst:** `rst` is **active-high Synchronous**; design must reach a defined idle state after deassertion.\n\n**Ports**\n\n* `clk` (input, 1b): system clock, positive-edge synchronous.\n* `rst` (input, 1b): Synchronous, active-high; initialize internal state when asserted; leave in a clean idle when deasserted.\n* `gray_addr` (output, **14b**): read address to `gray_mem` (0\u202616383). **At most one address may be requested per clock cycle.**\n* `gray_req` (output, 1b): read-request enable for `gray_mem`.\n* `gray_ready` (input, 1b): host indicates `gray_mem` can accept requests. **Do not issue reads unless `gray_ready=1`.** If it ever deasserts, pause issuing new requests until it reasserts.\n* `gray_data` (input, **8b**): data returned by host for the address requested.\n* `lbp_addr` (output, **14b**): write address to `lbp_mem` (0\u202616383).\n* `lbp_valid` (output, 1b): write-enable; when high, `lbp_addr` and `lbp_data` are valid and must be written by the host.\n* `lbp_data` (output, **8b**): LBP result to be written.\n* `finish` (output, 1b): assert high when the full frame is processed and all required writes have been performed; keep high until rst.\n\n> **Interfaces:** `gray_mem` is read-only; `lbp_mem` is write-only. There is **no** `lbp_ready` input.\n\n## 3. Image, Addressing & Mapping\n\n* **Input image:** 128\u00d7128 pixels, each 8-bit unsigned (0\u2026255), stored in `gray_mem`.\n* **Output image:** 128\u00d7128 pixels, each 8-bit unsigned (0\u2026255), stored in `lbp_mem`.\n* **Linear address mapping (row-major):**\n  `addr = y * 128 + x`, where `x,y \u2208 [0,127]` and therefore `addr \u2208 [0,16383]`.\n* **1:1 address rule:** The LBP result derived from `gray_mem[k]` must be written to **`lbp_mem[k]`** (same `x,y` \u2192 same address).\n* **Border rule:** The outermost ring (`x=0`, `x=127`, `y=0`, `y=127`) **must be 0** in `lbp_mem`. The host **pre-initializes** `lbp_mem` to 0. Your design may either:\n\n  * Skip writing border addresses (preferred), or\n  * Write explicit zeros to border addresses,\n    but **must not** write any non-zero value at the border.\n\n## 4. Read & Write Handshakes (with timing semantics)\n\n**General:** Your RTL is rising-edge synchronous. The host side *acts* on the **negative edge** of the same clock.\n\n### 4.1 Read (LBP \u2192 `gray_mem`)\n\n* Issue a read by driving `gray_req=1` and a stable `gray_addr`.\n* On the **next falling edge**, the host detects `gray_req=1` and places the byte at `gray_mem[gray_addr]` onto `gray_data`.\n* Your RTL should **sample `gray_data`** on the **next rising edge** after that falling edge.\n* **Burst reads**: keep `gray_req=1` and update `gray_addr` every cycle to stream one byte per cycle.\n* **Pause**: deassert `gray_req`; host stops returning data from the next falling edge onward.\n* **Constraint:** at most **one** read address may be issued per clock cycle. There is **no limit** on total requests over the whole run.\n\n### 4.2 Write (LBP \u2192 `lbp_mem`)\n\n* To write a result, drive `lbp_valid=1` with stable `lbp_addr` and `lbp_data` in the same cycle.\n* On the **next falling edge**, the host performs the write to `lbp_mem[lbp_addr] = lbp_data`.\n* **Burst writes**: hold `lbp_valid=1` and update `lbp_addr`/`lbp_data` each cycle to stream one byte per cycle.\n* **Stop**: deassert `lbp_valid` to pause writes.\n\n### 4.3 Start & Finish\n\n* Do **not** issue reads until `gray_ready=1` has been observed after rst deassertion.\n* After all required pixels are written to `lbp_mem` (respecting border rule and address mapping), assert `finish=1`.\n\n## 5. LBP Algorithm (3\u00d73, 8 neighbors)\n\nLet `gc` be the center pixel; `gp` for neighbors `p=0..7`. Use the **row-major** 3\u00d73 labeling below and weight each neighbor by `2^p`.\n\n```\np=0  p=1  p=2        (-1,-1) (-1, 0) (-1,+1)\np=3  gc   p=4   ==   ( 0,-1) ( 0, 0) ( 0,+1)\np=5  p=6  p=7        (+1,-1) (+1, 0) (+1,+1)\n```\n\n**Definition**\n\n```\nbit_p = 1 if (gp - gc) >= 0 else 0\nLBP(x,y) = sum_{p=0..7} bit_p << p\n```\n\n* Each pixel\u2019s LBP is **independent** of others (suitable for internal parallelism).\n* The LBP value naturally fits in 8 bits (0\u2026255); no saturation or sign handling is required.\n\n## 6. Iteration Domain & Control\n\n* **Compute only for non-border pixels:** `x \u2208 [1,126]`, `y \u2208 [1,126]`.\n* For each `(x,y)` in that range:\n\n  1. Gather the 3\u00d73 window around `(x,y)` using the address mapping.\n  2. Compute `LBP(x,y)` per Section 5.\n  3. Write the result to `lbp_mem[ y*128 + x ]`.\n* **Order freedom:** You may process pixels in any order (scanline, tiled, micro-pipelined\u2026), provided all protocol rules and mapping constraints are satisfied.\n\n## 7. rst & Initialization Requirements\n\n* Asserting `rst=1` must Synchronously clear internal state and outputs to safe defaults:\n\n  * `gray_req=0`, `lbp_valid=0`, `finish=0`.\n  * Optional: clear internal FIFOs/buffers.\n* After deasserting `rst`, wait for `gray_ready=1` before starting reads.\n\n## 8. Legal/Illegal Behaviors (Protocol Safety)\n\n**Legal**\n\n* Issue at most one read request per cycle; stream reads/writes by holding enable high.\n* Pause/resume cleanly by dropping `gray_req`/`lbp_valid`.\n* Skip border writes (since host pre-zeros the frame).\n\n**Illegal**\n\n* Issuing read requests while `gray_ready=0`.\n* Writing any **non-zero** to border addresses.\n* Writing a result to an address different from the source pixel\u2019s address (`1:1` rule).\n\n## 9. Reference Pseudocode (behavioral, cycle-agnostic)\n\n```c\n// Assume gray(y,x) reads gray_mem[y*128 + x]\n// and lbp(y,x) writes lbp_mem[y*128 + x].\n\nfor (int y = 1; y <= 126; ++y) {\n  for (int x = 1; x <= 126; ++x) {\n    uint8_t gc = gray(y, x);\n    uint8_t g[8] = {\n      gray(y-1,x-1), gray(y-1,x),   gray(y-1,x+1),\n      gray(y,  x-1),                 gray(y,  x+1),\n      gray(y+1,x-1), gray(y+1,x),   gray(y+1,x+1)\n    };\n    uint8_t v = 0;\n    for (int p=0; p<8; ++p) v |= ((g[p] >= gc) ? 1 : 0) << p;\n    lbp(y, x) = v;\n  }\n}\n// border rows/cols remain 0 in lbp_mem.\n```\n\n## 10. Implementation Notes (non-normative)\n\n* A sliding 3\u00d73 window with **two line buffers** (for previous rows) is typical; still, external protocol limits you to **one** read address per cycle.\n* You may pipeline comparison and bit-packing; write as soon as the byte is ready.\n* Any internal parallelism is allowed if external protocol, mapping, and outputs are preserved.\n\n---\n", "rtl_code": "`timescale 1ns/10ps\nmodule TOP ( clk, rst, gray_addr, gray_req, gray_ready, gray_data, lbp_addr, lbp_valid, lbp_data, finish);\ninput   \tclk;\ninput   \trst;\n\n// ask data \noutput  reg       \tgray_req;\noutput  reg [13:0] \tgray_addr;\ninput   \t    gray_ready;\ninput   [7:0] \tgray_data;\n\n// write data\noutput  reg [13:0] \tlbp_addr;\noutput  reg \t    lbp_valid;\noutput  reg [7:0] \tlbp_data;\noutput  reg  \t    finish;\n\nreg [7:0] buffer [8:0];\nreg [1:0] state_r, state_w;\n\nwire [13:0] minus = gray_addr - 255;\nwire [13:0] plus  = gray_addr + 128;\nwire valid = (lbp_addr[6:0]== 7'b111_1111 || lbp_addr[6:0]== 7'b000_0000);\nwire fin = (lbp_addr==14'd16254);\n\nlocalparam \tDATA1 = 0,\n\t\t\tDATA2 = 1,\n\t\t\tDATA3 = 2,\n\t\t\tWRITE_DATA   = 3;\n\nalways @(posedge clk or posedge rst) begin\n\tif (rst) begin\n\t\tstate_r   <= DATA1;\n\t\tgray_addr <= 0;\n\t\tlbp_addr  <= 126;\n\t\tfinish    <= 0;\n\tend\n\telse begin\n\t\tstate_r  <= state_w;\n\t\tgray_req <= 1;\n\t\tcase(state_r)\n\t\t\tDATA1:begin\n\t\t\t\tlbp_valid <= 0;\n\t\t\t\tgray_addr <= plus;\n\t\t\t\tbuffer[2] <= gray_data;     // get 2\n\t\t\tend\n\t\t\tDATA2:begin\n\t\t\t\tgray_addr <= plus;\n\t\t\t\tbuffer[5] <= gray_data;     // get 130\n\t\t\tend\n\t\t\tDATA3:begin\n\t\t\t\tgray_addr <= minus;\n\t\t\t\tbuffer[8] <= gray_data;     // get 258\n\t\t\t\tlbp_addr  <= lbp_addr + 1;\n\t\t\tend\n\t\t\tWRITE_DATA:begin\n\t\t\t\t// shift\n\t\t\t\tlbp_valid   <= (valid)? 0 : 1;\n\t\t\t\tlbp_data[0] <= (buffer[0]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[1] <= (buffer[1]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[2] <= (buffer[2]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[3] <= (buffer[3]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[4] <= (buffer[5]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[5] <= (buffer[6]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[6] <= (buffer[7]>=buffer[4])? 1 : 0;\n\t\t\t\tlbp_data[7] <= (buffer[8]>=buffer[4])? 1 : 0;\n\n\t\t\t\tbuffer[0] <= buffer[1];\n\t\t\t\tbuffer[1] <= buffer[2];\n\t\t\t\tbuffer[3] <= buffer[4];\n\t\t\t\tbuffer[4] <= buffer[5];\n\t\t\t\tbuffer[6] <= buffer[7];\n\t\t\t\tbuffer[7] <= buffer[8];\n\t\t\t\tif(fin) finish <= 1;\n\t\t\tend\n\t\tendcase\n\tend\nend\n\nalways@(*)begin\n\tcase(state_r)\n\t\t\tDATA1: state_w = DATA2;\n\t\t\tDATA2: state_w = DATA3;\n\t\t\tDATA3: state_w = WRITE_DATA;\n\t\t\tWRITE_DATA: state_w = DATA1;\n\tendcase\nend\n\nendmodule", "testbench": "`timescale 1ns/10ps\n`define CYCLE      10          \t  // Modify your clock period here\n`define End_CYCLE  10000000              // Modify cycle times once your design need more cycle times!\n`define PAT        \"./00_TB/pattern1.dat\" \n   \n`define EXP        \"./00_TB/golden1.dat\"     \n\n\nmodule test;\n\nparameter N_EXP   = 16384; // 128 x 128 pixel\nparameter N_PAT   = N_EXP;\n\nreg   [7:0]   gray_mem   [0:N_PAT-1];\nreg   [7:0]   exp_mem    [0:N_EXP-1];\n\nreg [7:0] LBP_dbg;\nreg [7:0] exp_dbg;\nwire [7:0] lbp_data;\nreg   clk = 0;\nreg   rst = 0;\nreg   result_compare = 0;\n\ninteger total_error = 0;\ninteger times = 0;\nreg over = 0;\ninteger exp_num = 0;\nwire [13:0] gray_addr;\nwire [13:0] lbp_addr;\nreg [7:0] gray_data;\nreg gray_ready = 0;\ninteger i;\n\n   TOP TOP( .clk(clk), .rst(rst), \n            .gray_addr(gray_addr), .gray_req(gray_req), .gray_ready(gray_ready), .gray_data(gray_data), \n\t\t\t.lbp_addr(lbp_addr), .lbp_valid(lbp_valid), .lbp_data(lbp_data), .finish(finish));\n\t\t\t\n   lbp_mem u_lbp_mem(.lbp_valid(lbp_valid), .lbp_data(lbp_data), .lbp_addr(lbp_addr), .clk(clk));\n   \n\nlocalparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n`ifdef SDF\n\tinitial $sdf_annotate(SDFFILE, TOP);\n`endif\n\n\ninitial\t$readmemh (`PAT, gray_mem);\ninitial\t$readmemh (`EXP, exp_mem);\n\nalways begin #(`CYCLE/2) clk = ~clk; end\n\n// initial begin\n// \t$fsdbDumpfile(\"LBP.fsdb\");\n// \t$fsdbDumpvars;\n// end\n\ninitial begin  // data input\n   @(negedge clk)  rst = 1'b1; \n   #(`CYCLE*2);    rst = 1'b0; \n   @(negedge clk)  gray_ready = 1'b1;\n    while (finish == 0) begin             \n      if( gray_req ) begin\n         gray_data = gray_mem[gray_addr];  \n      end \n      else begin\n         gray_data = 'hz;  \n      end                    \n      @(negedge clk); \n    end     \n    gray_ready = 0; gray_data='hz;\n\t@(posedge clk) result_compare = 1; \nend\n\ninitial begin // result compare\n\t$display(\"-----------------------------------------------------\\n\");\n \t$display(\"START!!! Simulation Start .....\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n\t#(`CYCLE*3); \n\twait( finish ) ;\n\t@(posedge clk); @(posedge clk);\n\tfor (i=0; i <N_PAT ; i=i+1) begin\n\t\t\t//@(posedge clk);  // TRY IT ! no comment this line for debugging !!\n\t\t\t\texp_dbg = exp_mem[i]; LBP_dbg = u_lbp_mem.LBP_M[i];\n\t\t\t\tif (exp_mem[i] == u_lbp_mem.LBP_M[i]) begin\n\t\t\t\t\ttotal_error = total_error;\n\t\t\t\tend\n\t\t\t\telse begin\n\t\t\t\t\t//$display(\"pixel %d is FAIL !!\", i); \n\t\t\t\t\ttotal_error = total_error+1;\n\t\t\t\t\tif (total_error <= 10) $display(\"Output pixel %d are wrong!\", i);\n\t\t\t\t\tif (total_error == 11) begin $display(\"Find the wrong pixel reached a total of more than 10 !, Please check the code .....\\n\");  end\n\t\t\t\tend\n\t\t\t\tif( ((i%1000) === 0) || (i == 16383))begin  \n\t\t\t\t\tif ( total_error === 0)\n      \t\t\t\t\t$display(\"Output pixel: 0 ~ %d are correct!\\n\", i);\n\t\t\t\t\telse\n\t\t\t\t\t$display(\"Output Pixel: 0 ~ %d are wrong ! The wrong pixel reached a total of %d or more ! \\n\", i, total_error);\n\t\t\t\t\t\n  \t\t\t\tend\t\t\t\t\t\n\t\t\t\texp_num = exp_num + 1;\n\tend\n\tover = 1;\nend\n\ninteger exe_cycle;\nreg ooo;\ninitial begin\n\tooo = 0;\n\texe_cycle = 0;\n\trepeat(3) @(posedge clk);\n\twhile(over != 1) begin\n\t\texe_cycle = exe_cycle + 1;\n\t\t@(negedge clk);\n\tend\n\tooo = 1;\nend\n\n\ninitial begin\n\t$display(\" Cycle Period = %0f ns\", `CYCLE);\nend\ninitial  begin\n #`End_CYCLE ;\n \t$display(\"-----------------------------------------------------\\n\");\n \t$display(\"Error!!! Somethings' wrong with your code ...!\\n\");\n \t$display(\"-------------------------FAIL------------------------\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n \t$finish;\nend\n\ninitial begin\n      @(posedge ooo);      \n      if((ooo) && (exp_num!='d0)) begin\n         $display(\"-----------------------------------------------------\\n\");\n        if(total_error == 0) begin\n            $display(\"------------------------------------------------\");\n            $display(\"----------------All tests PASS!-----------------\");\n            $display(\"------------total time: %0d cycles-----------------\", exe_cycle);\n            $display(\"------------------------------------------------\");\n        end else begin\n            $display(\"------------------------------------------------\");\n            $display(\"-              Total Error: %0d               -\", total_error);\n            $display(\"------------------------------------------------\");\n        end\n      end\n      #(`CYCLE/2); $finish;\nend\n\n\n        \n        \n\nendmodule\n\n\nmodule lbp_mem (lbp_valid, lbp_data, lbp_addr, clk);\ninput\t\tlbp_valid;\ninput\t[13:0] \tlbp_addr;\ninput\t[7:0]\tlbp_data;\ninput\t\tclk;\n\nreg [7:0] LBP_M [0:16383];\ninteger i;\n\ninitial begin\n\tfor (i=0; i<=16383; i=i+1) LBP_M[i] = 0;\nend\n\nalways@(negedge clk) \n\tif (lbp_valid) LBP_M[ lbp_addr ] <= lbp_data;\n\nendmodule\n\n\n\n\n\n", "auxiliary_files": {"golden1.dat": "00      //Pixel 0: 000\n00      //Pixel 1: 000\n00      //Pixel 2: 000\n00      //Pixel 3: 000\n00      //Pixel 4: 000\n00      //Pixel 5: 000\n00      //Pixel 6: 000\n00      //Pixel 7: 000\n00      //Pixel 8: 000\n00      //Pixel 9: 000\n00      //Pixel 10: 000\n00      //Pixel 11: 000\n00      //Pixel 12: 000\n00      //Pixel 13: 000\n00      //Pixel 14: 000\n00      //Pixel 15: 000\n00      //Pixel 16: 000\n00      //Pixel 17: 000\n00      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{"task_id": "Q2_GEMM", "description": "\n---\n\n# Human-Readable I/O-Only Spec \u2014 `systolic`\n\n## 1) Module\n\n* **Name**: `TOP`\n* **Clock**: `clk`, rising-edge.\n* **Reset**: `rst`, **Synchronous, active-high**.\n\n  * While `rst=1`: internal state is cleared; `o_valid=0`;\n  * On `rst` deassert (1\u21920): module is ready to accept a new tile per the rules below.\n\n> All ports are **1-D flattened** (no multi-dimensional arrays on the port list).\n\n## 2) Ports (I/O only)\n\n### 2.1 Control & Clock\n\n* `input  clk`\n* `input  rst`\n* `input  tile_en` \u2014 **load enable**; must be **1 for four consecutive cycles** to provide **one tile**.\n\n### 2.2 Data Inputs (sampled only when `tile_en=1`)\n\n* `input  [15:0] tileA_data_0`\n* `input  [15:0] tileA_data_1`\n* `input  [15:0] tileA_data_2`\n* `input  [15:0] tileA_data_3`\n* `input  [15:0] tileB_data_0`\n* `input  [15:0] tileB_data_1`\n* `input  [15:0] tileB_data_2`\n* `input  [15:0] tileB_data_3`\n\n**Sampling rule:** On each **posedge** with `tile_en=1`, sample all eight inputs above. **Exactly four consecutive** such cycles constitute one complete tile load (32 total 16-bit values).\n\n### 2.3 Data Outputs (valid only when `o_valid=1`)\n\n* `output reg [15:0] tileO_data_0`  \u2026 `tileO_data_15`\n\n**Mapping:** `tileO_data_(4*r + c)` corresponds to output element at row `r`, column `c`, with `r,c \u2208 {0..3}` (row-major).\n\n### 2.4 Completion Pulse\n\n* `output reg o_valid` \u2014 **one-cycle pulse**; when `o_valid=1`, **all** `tileO_data_*` are valid and stable in that same cycle.\n\n## 3) Timing Contract (externally observable)\n\n1. **Load phase**\n\n   * One tile **must** be provided by **four consecutive** cycles with `tile_en=1`.\n   * Inputs are sampled on each **posedge** of those four cycles.\n\n2. **Output validity**\n   * `o_valid` is **one clock** wide; all `tileO_data_*` are valid and stable in that cycle only.\n   * `tileO_data_*` are considered valid **only** in the cycle where `o_valid=1`.\n   * Outside that cycle, `tileO_data_*` may be don\u2019t-care.\n\n## 4) **Critical rule after completion**\n\n* The **cycle immediately after** `o_valid` assert `tile_en=1`.\n* **If** `tile_en=1` in that cycle, it **must be accepted** as the **first load cycle of the next tile**.\n\n## 5) Interface assumptions\n\n* No other ready/valid or back-pressure signals exist.\n* Inputs during `rst=1` are ignored; outputs/`o_valid` have no meaning during `rst=1`.\n* Internal implementation is unconstrained; only this **I/O and timing** contract will be verified.\n\n---\n", "rtl_code": "// no multi-dimensional arrays\nmodule TOP (\n    input clk, \n    input rst, \n    input tile_en, \n    input [15:0] tileA_data_0,\n    input [15:0] tileA_data_1,\n    input [15:0] tileA_data_2,\n    input [15:0] tileA_data_3,\n    input [15:0] tileB_data_0,\n    input [15:0] tileB_data_1,\n    input [15:0] tileB_data_2,\n    input [15:0] tileB_data_3,\n    output reg   o_valid,\n    // output logic [15:0] tileO_data [0:3][0:3]\n    // output reg [15:0] tileO_data [0:15]\n    output reg [15:0] tileO_data_0,\n    output reg [15:0] tileO_data_1,\n    output reg [15:0] tileO_data_2,\n    output reg [15:0] tileO_data_3,\n    output reg [15:0] tileO_data_4,\n    output reg [15:0] tileO_data_5,\n    output reg [15:0] tileO_data_6,\n    output reg [15:0] tileO_data_7,\n    output reg [15:0] tileO_data_8,\n    output reg [15:0] tileO_data_9,\n    output reg [15:0] tileO_data_10,\n    output reg [15:0] tileO_data_11,\n    output reg [15:0] tileO_data_12,\n    output reg [15:0] tileO_data_13,\n    output reg [15:0] tileO_data_14,\n    output reg [15:0] tileO_data_15\n);\n    // input buffers\n    reg [15:0] tileA_w [0:27], tileA_r [0:27];\n    reg [15:0] tileB_w [0:27], tileB_r [0:27];\n    \n    // state machine \n    // typedef enum logic [1:0] {\n    //     LOADING, \n    //     COMPUTE,\n    //     DONE\n    // } state_t;\n    // state_t state_w, state_r;\n    localparam LOADING = 2'b00, COMPUTE = 2'b01, DONE = 2'b10;\n    reg [1:0] state_w, state_r;\n\n    reg [1:0] load_num_w, load_num_r;\n    reg [4:0] propagate_num_w, propagate_num_r;\n\n    always@(*) begin\n        state_w = state_r;\n        case (state_r)\n            LOADING: begin\n                if (tile_en && load_num_r == 3) begin\n                    state_w = COMPUTE;\n                end\n            end\n            COMPUTE: begin\n                // Assuming some condition to go to DONE state\n                if(propagate_num_r == 11) begin\n                    state_w = DONE;\n                end\n            end\n            DONE: begin\n                state_w = LOADING; // Loop back to LOADING for next tile\n            end\n        endcase\n    end\n\n    // logic [15:0] next_a [0:3][0:3], next_b [0:3][0:3];\n    reg [15:0] next_a [0:15], next_b [0:15];\n    reg [15:0] tileA_in [0:3], tileB_in [0:3];\n    reg PE_clear, PE_en, PE_out;\n    wire  [15:0] o [0:15];\n    wire PE_input_gate;\n    assign PE_input_gate = (state_r == LOADING || state_r == COMPUTE) && PE_en;\n\n    always@(*) begin\n        tileO_data_0 = o[0];\n        tileO_data_1 = o[1];\n        tileO_data_2 = o[2];\n        tileO_data_3 = o[3];\n        tileO_data_4 = o[4];\n        tileO_data_5 = o[5];\n        tileO_data_6 = o[6];\n        tileO_data_7 = o[7];\n        tileO_data_8 = o[8];\n        tileO_data_9 = o[9];\n        tileO_data_10 = o[10];\n        tileO_data_11 = o[11];\n        tileO_data_12 = o[12];\n        tileO_data_13 = o[13];\n        tileO_data_14 = o[14];\n        tileO_data_15 = o[15];\n    end    \n\n    // systolic array \n\n    //                 tileB_in[0]  tileB_in[1] tileB_in[2] tileB_in[3]\n    //  tileA_in[0]    PE00         PE01        PE02        PE03\n    //  tileA_in[1]    PE10         PE11        PE12        PE13\n    //  tileA_in[2]    PE20         PE21        PE22        PE23\n    //  tileA_in[3]    PE30         PE31        PE32        PE33\n\n    PE pe00 (\n        .*,\n        .a(tileA_in[0]), \n        .b(tileB_in[0]),\n        .next_a(next_a[0]),\n        .next_b(next_b[0]),\n        .o(o[0])\n    );\n    PE pe01 (\n        .*,\n        .a(next_a[0]),\n        .b(tileB_in[1]),\n        .next_a(next_a[1]), \n        .next_b(next_b[1]),\n        .o(o[1])\n    );\n    PE pe02 (\n        .*,\n        .a(next_a[1]),\n        .b(tileB_in[2]),\n        .next_a(next_a[2]),\n        .next_b(next_b[2]),\n        .o(o[2])\n    );\n    PE pe03 (\n        .*,\n        .a(next_a[2]),\n        .b(tileB_in[3]),\n        .next_a(),\n        .next_b(next_b[3]),\n        .o(o[3])\n    );\n    PE pe10 (\n        .*,\n        .a(tileA_in[1]), \n        .b(next_b[0]),\n        .next_a(next_a[4]), \n        .next_b(next_b[4]),\n        .o(o[4])\n    );\n    PE pe11 (\n        .*,\n        .a(next_a[4]),\n        .b(next_b[1]),\n        .next_a(next_a[5]),\n        .next_b(next_b[5]),\n        .o(o[5])\n    );\n    PE pe12 (\n        .*,\n        .a(next_a[5]),\n        .b(next_b[2]),\n        .next_a(next_a[6]),\n        .next_b(next_b[6]),\n        .o(o[6])\n    );\n    PE pe13 (\n        .*,\n        .a(next_a[6]), \n        .b(next_b[3]),\n        .next_a(),\n        .next_b(next_b[7]),\n        .o(o[7])\n    );\n    PE pe20 (\n        .*,\n        .a(tileA_in[2]), \n        .b(next_b[4]),\n        .next_a(next_a[8]),\n        .next_b(next_b[8]),\n        .o(o[8])\n    );\n    PE pe21 (\n        .*,\n        .a(next_a[8]),\n        .b(next_b[5]),\n        .next_a(next_a[9]),\n        .next_b(next_b[9]),\n        .o(o[9])\n    );\n    PE pe22 (\n        .*,\n        .a(next_a[9]), \n        .b(next_b[6]),\n        .next_a(next_a[10]),\n        .next_b(next_b[10]),\n        .o(o[10])\n    );\n    PE pe23 (\n        .*,\n        .a(next_a[10]),\n        .b(next_b[7]),\n        .next_a(),\n        .next_b(next_b[11]),\n        .o(o[11])\n    );\n    PE pe30 (\n        .*,\n        .a(tileA_in[3]), \n        .b(next_b[8]),\n        .next_a(next_a[12]),\n        .next_b(),\n        .o(o[12])\n    );\n    PE pe31 (\n        .*,\n        .a(next_a[12]), \n        .b(next_b[9]),\n        .next_a(next_a[13]),\n        .next_b(),\n        .o(o[13])\n    );\n    PE pe32 (\n        .*,\n        .a(next_a[13]), \n        .b(next_b[10]),\n        .next_a(next_a[14]),\n        .next_b(),\n        .o(o[14])\n    );\n    PE pe33 (\n        .*,\n        .a(next_a[14]), \n        .b(next_b[11]),\n        .next_a(),\n        .next_b(),\n        .o(o[15])\n    );\n\n\n\n    always@(*) begin\n        load_num_w = load_num_r;\n        propagate_num_w = propagate_num_r;\n        for(int i=0; i<28; i++) begin\n            tileA_w[i] = tileA_r[i];\n            tileB_w[i] = tileB_r[i];\n        end\n        PE_clear = 0;\n        PE_en = 0;\n        PE_out = 0;\n        o_valid = 0;\n        for(int i=0; i<4; i++) begin\n            tileA_in[i] = 0;\n            tileB_in[i] = 0;\n        end\n        case(state_r)\n            LOADING: begin\n                if(tile_en) begin\n                    // tile\n                    // 05 04 03 02 01 00\n                    // 15 14 13 12 11 10\n                    // 25 24 23 22 21 20\n                    // 35 34 33 32 31 30\n                    load_num_w = load_num_r + 1;\n                    case(load_num_r)\n                    0: begin\n                        tileA_w[0] = tileA_data_0;\n                        tileA_w[1] = tileA_data_1;\n                        tileA_w[2] = tileA_data_2;\n                        tileA_w[3] = tileA_data_3;\n                        tileB_w[0] = tileB_data_0;\n                        tileB_w[8] = tileB_data_1;\n                        tileB_w[16] = tileB_data_2;\n                        tileB_w[24] = tileB_data_3;\n                    end\n                    1: begin\n                        tileA_w[8] = tileA_data_0;\n                        tileA_w[9] = tileA_data_1;\n                        tileA_w[10] = tileA_data_2;\n                        tileA_w[11] = tileA_data_3;\n                        tileB_w[1] = tileB_data_0;\n                        tileB_w[9] = tileB_data_1;\n                        tileB_w[17] = tileB_data_2;\n                        tileB_w[25] = tileB_data_3;\n                    end\n                    2: begin\n                        tileA_w[16] = tileA_data_0;\n                        tileA_w[17] = tileA_data_1;\n                        tileA_w[18] = tileA_data_2;\n                        tileA_w[19] = tileA_data_3;\n                        tileB_w[2] = tileB_data_0;\n                        tileB_w[10] = tileB_data_1; \n                        tileB_w[18] = tileB_data_2;\n                        tileB_w[26] = tileB_data_3;\n                    end\n                    3: begin\n                        load_num_w = 0;\n                        tileA_w[24] = tileA_data_0;\n                        tileA_w[25] = tileA_data_1;\n                        tileA_w[26] = tileA_data_2;\n                        tileA_w[27] = tileA_data_3;\n                        tileB_w[3] = tileB_data_0;\n                        tileB_w[11] = tileB_data_1; \n                        tileB_w[19] = tileB_data_2;\n                        tileB_w[27] = tileB_data_3;\n                    end\n                    endcase\n                end\n            end\n            COMPUTE: begin\n                propagate_num_w = propagate_num_r + 1;\n                case(propagate_num_r)\n                0,1,2,3,4,5,6: begin\n                    for(int i=0; i<4; i++) begin\n                        tileA_in[i] = tileA_r[i * 7 + propagate_num_r];\n                        tileB_in[i] = tileB_r[i * 7 + propagate_num_r];\n                    end\n                    PE_en = 1;\n                end\n                11: begin // last cycle\n                    PE_en = 1;\n                    propagate_num_w = 0; // Reset for next tile\n                end                    \n                default: begin\n                    PE_en = 1;\n                end\n                endcase\n            end\n            DONE: begin\n                PE_out  = 1;\n                o_valid = 1;\n                PE_clear = 1;\n            end\n        endcase\n    end\n\n    // systolic array \n\n    //                 tileB_in[0]  tileB_in[1] tileB_in[2] tileB_in[3]\n    //  tileA_in[0]    PE00         PE01        PE02        PE03\n    //  tileA_in[1]    PE10         PE11        PE12        PE13\n    //  tileA_in[2]    PE20         PE21        PE22        PE23\n    //  tileA_in[3]    PE30         PE31        PE32        PE33\n\n    always @(posedge clk or posedge rst) begin\n        if (rst) begin\n            for(int i = 0; i < 28; i++) begin\n                tileA_r[i] <= 0;\n                tileB_r[i] <= 0;\n            end\n        end\n        else if(state_r == LOADING) begin\n            // Load the tileA and tileB data\n            for(int i = 0; i < 28; i++) begin\n                tileA_r[i] <= tileA_w[i];\n                tileB_r[i] <= tileB_w[i];\n            end\n        end\n    end\n    always @(posedge clk or posedge rst) begin\n        if (rst) begin\n            // Reset logic\n            state_r <= LOADING;\n            load_num_r <= 0;\n            propagate_num_r <= 0;\n        end else begin \n            // Write logic\n            state_r <= state_w;\n            load_num_r <= load_num_w;\n            propagate_num_r <= propagate_num_w;\n        end\n    end\n\n\nendmodule\n\nmodule PE (\n    input clk, \n    input rst, \n    input signed [15:0] a, \n    input signed [15:0] b, \n    input PE_clear, \n    input PE_en, \n    input PE_out,\n    input PE_input_gate,\n    output  signed [15:0] next_a, \n    output  signed [15:0] next_b,\n    output reg  signed [15:0] o\n);\n    reg signed [35:0] o_w, o_r;\n    reg signed [15:0] a_r, b_r, a_w, b_w;\n    \n    assign a_w = a;\n    assign b_w = b;\n    assign next_a = a_r;\n    assign next_b = b_r;\n    \n    localparam signed [35:0] NEG_MAX = -(1<<30);\n    localparam signed [35:0] POS_MAX = (1<<30) - 1;\n    \n    always@(*) begin\n        o = 0;\n        if (PE_out) begin\n            if(o_r > 0) begin\n                if(o_r >= POS_MAX) begin // > 1\n                    o = 16'h7FFF; // Saturate to max positive value\n                end else begin\n                    o = {1'b0, o_r[29-:15]}; // Take the upper 15 bits and sign extend\n                end\n            end\n            else begin\n                if(o_r <= NEG_MAX) begin // < -1\n                    o = 16'h8000; // Saturate to max negative value\n                    \n                end else begin\n                    o = {1'b1, o_r[29-:15]}; // Take the upper 15 bits and sign extend\n                end\n            end\n        end\n    end\n    always@(*) begin\n        o_w = o_r;\n        if (PE_clear) begin\n            o_w = 0;\n        end else if (PE_en) begin\n            o_w = o_r + a * b;\n        end\n    end\n    always @(posedge clk or posedge rst) begin\n        if (rst) begin\n            o_r <= 0;\n        end\n        else if(PE_en || PE_clear)begin \n            o_r <= o_w;\n        end\n    end\n    always @(posedge clk or posedge rst) begin\n        if (rst) begin\n            a_r <= 0;\n            b_r <= 0;\n        end\n        else if(PE_input_gate) begin \n            a_r <= a_w;\n            b_r <= b_w;\n        end\n    end\n\nendmodule", "testbench": "`timescale 1ns/10ps\n`define CYCLE \t  4.4\n`define MAX_CYCLE 5000\n`define RST_DELAY `CYCLE/2\n`define Matrix1_A_ref \"./00_TB/data/matrix1_A.hex\"\n`define Matrix2_A_ref \"./00_TB/data/matrix2_A.hex\"\n`define Matrix3_A_ref \"./00_TB/data/matrix3_A.hex\"\n`define Matrix1_B_ref \"./00_TB/data/matrix1_B.hex\"\n`define Matrix2_B_ref \"./00_TB/data/matrix2_B.hex\"\n`define Matrix3_B_ref \"./00_TB/data/matrix3_B.hex\"\n`define Matrix1_O_ref \"./00_TB/data/matrix1_O.hex\"\n`define Matrix2_O_ref \"./00_TB/data/matrix2_O.hex\"\n`define Matrix3_O_ref \"./00_TB/data/matrix3_O.hex\"\n`define INST_ref      \"./00_TB/data/inst.hex\"\n\nmodule test;\n\n // Ports\n    wire            clk;\n    wire            rst;\n    wire            rst_n;\n\tlogic           out_end;\n\tinteger         correct, error, j, total_error;\n            \n\tlogic  [15:0]  matrixA1 [0:63], matrixA2 [0:63], matrixA3 [0:63];\n    logic  [15:0]  matrixB1 [0:63], matrixB2 [0:63], matrixB3 [0:63];\n    logic  [15:0]  matrixO1 [0:255], matrixO2 [0:255], matrixO3 [0:255];\n\tlogic  [5:0]   inst_m  [0:3];\n\n\t// signal of top module\n\tlogic [7:0] addr_A, addr_B, addr_I, addr_O;\n\tlogic en_A, en_B, en_I, en_O;\n\tlogic [15:0] data_A, data_B;\n\tlogic [5:0]  data_I;\n\tlogic [15:0] data_O;\n    logic out_valid;\n\tlogic ap_start, ap_done;\n\n    logic [1:0] inst_length;\n\n    integer s;\n\n    initial begin\n        $readmemh(`Matrix1_A_ref, matrixA1);\n        $readmemh(`Matrix2_A_ref, matrixA2);\n        $readmemh(`Matrix3_A_ref, matrixA3);\n        $readmemh(`Matrix1_B_ref, matrixB1);\n        $readmemh(`Matrix2_B_ref, matrixB2);\n        $readmemh(`Matrix3_B_ref, matrixB3);\n        $readmemh(`Matrix1_O_ref, matrixO1);\n        $readmemh(`Matrix2_O_ref, matrixO2);\n        $readmemh(`Matrix3_O_ref, matrixO3);\n\t\t$readmemh(`INST_ref, inst_m);\n    end\n\n\n    localparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n    `ifdef SDF\n        initial $sdf_annotate(SDFFILE, TOP);\n    `endif\n\n\n    // Modules\n    clk_gen clk_gen_inst (\n        .clk   (clk),\n        .rst   (rst),\n        .rst_n (rst_n)\n    );\n    TOP_Control TOP_Control (\n        .clk \t  (clk),\n\t\t.rst \t  (rst),\n\t\t.addr_A  (addr_A),\n\t\t.en_A \t  (en_A),\n\t\t.data_A  (data_A),\n\t\t.addr_B  (addr_B),\n\t\t.en_B \t  (en_B),\n\t\t.data_B  (data_B),\n\t\t.addr_I  (addr_I),\n\t\t.en_I \t  (en_I),\n\t\t.data_I  (data_I),\n\t\t.addr_O  (addr_O),\n\t\t.data_O  (data_O),\n        .en_O \t  (en_O),\n        .out_valid(out_valid),\n\t\t.ap_start(ap_start),\n\t\t.ap_done (ap_done)\n\n    );\n    \n    // initial begin\n    //     $fsdbDumpfile(\"top.fsdb\");\n    //     $fsdbDumpvars(0, TOP_Control);\n    // end\n    initial begin\n        $display(\" Cycle Period = %0f ns\", `CYCLE);\n    end\n\n    integer i, inst_i;\n    // Input\n    initial begin\n\n        i = 0; inst_i = 0;\n        addr_A = 0; addr_B = 0; addr_I = 0; addr_O = 0;\n        en_A = 0; en_B = 0; en_I = 0;\n        data_A = 0; data_B = 0; data_I = 0;\n\t\tap_start = 0;\n\n        out_end = 0;\n        correct = 0;\n        error   = 0;\n        total_error = 0;\n        en_O = 0;\n\n        j = 0;\n\n        // Waiting for reset to finish\n        wait (rst_n === 1'b0);\n        wait (rst_n === 1'b1);\n        @(posedge clk);\n\n        while(inst_m[inst_i] !== 0) begin\n            $display(\"----------------------------------------------\");\n            $display(\"-             inst = %0d                      -\", inst_m[inst_i]);\n            @(negedge clk);\n            addr_I = inst_i;\n            en_I = 1;\n            data_I = inst_m[inst_i];\n\n            while(i < 64) begin\n                @(negedge clk);\n                en_I = 0;\n                addr_A = i;             addr_B = i;\n                en_A = 1;               en_B = 1;\n                case(inst_i)\n                0: begin\n                    data_A = matrixA1[i]; data_B = matrixB1[i];\n                end\n                1: begin\n                    data_A = matrixA2[i]; data_B = matrixB2[i];\n                end\n                2: begin\n                    data_A = matrixA3[i]; data_B = matrixB3[i];\n                end\n                endcase\n\n                i = i + 1;\n            end\n            i = 0;\n            @(negedge clk);\n            ap_start = 1;\n            $display(\"-             START COMPUTE                  -\");\n\n            @(posedge ap_done);\n            $display(\"-             CHECK ANSWER                   -\");\n            ap_start = 0;\n            @(posedge clk);\n            \n            while (ap_done) begin\n                @(negedge clk);\n                addr_O = j;\n                en_O = 1;\n                @(negedge clk);\n                en_O = 0;\n                if(out_valid) begin\n                    case(inst_i)\n                    0: begin\n                        if (data_O === matrixO1[j]) begin\n                            correct = correct + 1;\n                        end else begin\n                            error = error + 1;\n                            $display(\"Test[%d]: Error!, expected %h, got %h\", j, matrixO1[j], data_O);\n                        end\n                    end\n                    1: begin\n                        if (data_O === matrixO2[j]) begin\n                            correct = correct + 1;\n                        end else begin\n                            error = error + 1;\n                            $display(\"Test[%d]: Error!, expected %h, got %h\", j, matrixO2[j], data_O);\n                        end\n                    end\n                    2: begin\n                        if (data_O === matrixO3[j]) begin\n                            correct = correct + 1;\n                        end else begin\n                            error = error + 1;\n                            $display(\"Test[%d]: Error!, expected %h, got %h\", j, matrixO3[j], data_O);\n                        end\n                    end\n                    endcase\n                end\n                j = j + 1;\n                if(j==256) begin\n                    j = 0;\n                    inst_i = inst_i + 1;\n                    en_O = 0;\n                    if(error == 0) begin\n                        $display(\"----------------------------------------------\");\n                        $display(\"-              Test %0d PASS!                  -\", inst_i);\n                        $display(\"----------------------------------------------\");\n                    end\n                    total_error = total_error + error;\n                    error = 0;\n                end\n            end\n        end\n        out_end = 1;\n    end\n\n    // execution cycle\n    integer exe_cycle;\n\n    initial begin\n        exe_cycle = 0;\n        while(!out_end) begin\n            while(ap_start) begin\n                @(posedge clk);\n                exe_cycle = exe_cycle + 1;\n            end\n            @(negedge clk);\n        end\n        $display(\"----------------------------------------------\");\n        $display(\"------------total time: %0d cycles-----------------\", exe_cycle); \n        $display(\"----------------------------------------------\");\n        if(total_error == 0) begin\n            $display(\"------------------------------------------------\");\n            $display(\"----------------All tests PASS!-----------------\");\n            $display(\"------------------------------------------------\");\n        end else begin\n            $display(\"------------------------------------------------\");\n            $display(\"-              Total Error: %0d               -\", total_error);\n            $display(\"------------------------------------------------\");\n        end\n        \n        $finish;\n    end\n\nendmodule\n\nmodule clk_gen(\n    output reg clk,\n    output reg rst,\n    output reg rst_n\n);\n    always #(`CYCLE/2.0) clk = ~clk;\n    // initial begin\n    //     clk = 1'b0;\n    //     rst = 1'b0; rst_n = 1'b1; #(              0.25  * `CYCLE);\n    //     rst = 1'b1; rst_n = 1'b0; #((`RST_DELAY - 0.25) * `CYCLE);\n    //     rst = 1'b0; rst_n = 1'b1; #(         `MAX_CYCLE * `CYCLE);\n    //     $display(\"Error! Time limit exceeded!\");\n    //     $finish;\n    // end\n\n   initial begin\n        clk = 1'b1; \n        rst = 1'b0;  rst_n = 1'b1; #(`CYCLE * 0.25);\n        rst = 1'b1;  rst_n = 1'b0; #((`RST_DELAY)        * `CYCLE);\n        rst = 1'b0; rst_n = 1'b1;\n        \n        #(`MAX_CYCLE * `CYCLE);\n        $display(\"------------------------\");\n        $display(\"Error! Runtime exceeded!\");\n        $display(\"------------------------\");\n        $finish;\n    end\nendmodule\n\n\nmodule TOP_Control (\n    input clk,\n    input rst, \n    input  [7:0]  addr_A, \n    input         en_A,\n    input  [15:0] data_A,\n    input  [7:0]  addr_B,\n    input         en_B,\n    input  [15:0] data_B,\n    input  [7:0]  addr_I,\n    input         en_I,\n    input  [5:0]  data_I,\n    input  [7:0]  addr_O,\n    output [15:0] data_O,\n    input         en_O,\n    output        out_valid,\n    input         ap_start,\n    output        ap_done\n);\n\n    reg [15:0] matrixA_w[0:63], matrixA_r[0:63];\n    reg [15:0] matrixB_w[0:63], matrixB_r[0:63];\n    reg [15:0] matrixO1_w[0:255], matrixO1_r[0:255];\n    reg [5:0]  inst_m_w  [0:5], inst_m_r  [0:5];\n\n    reg tile_en;\n    reg  [15:0] tileA_data [0:3], tileB_data [0:3];\n    wire [15:0] tileO_data [0:15];\n    wire o_valid;\n\n    TOP TOP (\n        .clk(clk),\n        .rst(rst),\n        .tile_en(tile_en),\n        // .tileA_data(tileA_data),\n        // .tileB_data(tileB_data),\n        .tileA_data_0(tileA_data[0]),\n        .tileA_data_1(tileA_data[1]),\n        .tileA_data_2(tileA_data[2]),\n        .tileA_data_3(tileA_data[3]),\n        .tileB_data_0(tileB_data[0]),\n        .tileB_data_1(tileB_data[1]),\n        .tileB_data_2(tileB_data[2]),\n        .tileB_data_3(tileB_data[3]),\n        // .tileO_data(tileO_data),\n        .tileO_data_0(tileO_data[0]),\n        .tileO_data_1(tileO_data[1]),\n        .tileO_data_2(tileO_data[2]),\n        .tileO_data_3(tileO_data[3]),\n        .tileO_data_4(tileO_data[4]),\n        .tileO_data_5(tileO_data[5]),\n        .tileO_data_6(tileO_data[6]),\n        .tileO_data_7(tileO_data[7]),\n        .tileO_data_8(tileO_data[8]),\n        .tileO_data_9(tileO_data[9]),\n        .tileO_data_10(tileO_data[10]),\n        .tileO_data_11(tileO_data[11]),\n        .tileO_data_12(tileO_data[12]),\n        .tileO_data_13(tileO_data[13]),\n        .tileO_data_14(tileO_data[14]),\n        .tileO_data_15(tileO_data[15]),\n        .o_valid(o_valid)\n    );\n\n    typedef enum logic [2:0] {\n        IDLE, \n        LOADING, \n        FILLING,\n        COMPUTE, \n        DONE, \n        FINISH\n    } state_t;\n    state_t state_w, state_r;\n\n    reg [1:0] load_num_w, load_num_r;\n    reg [2:0] inst_num_w, inst_num_r;\n    reg [1:0] tile_row_num_w, tile_row_num_r;\n    reg [1:0] tile_col_num_w, tile_col_num_r;\n\n    reg [15:0] odata_w, odata_r;\n    reg out_valid_w, out_valid_r;\n    wire [2:0] inst_sel;\n    \n\n    assign ap_done   = (state_r == DONE);\n    assign data_O    = odata_r;\n    assign out_valid = out_valid_r;\n    assign inst_sel = addr_I[2:0];\n    \n\n    always@(*)  begin\n        state_w = state_r;\n        case (state_r)\n        IDLE: begin\n            state_w = LOADING;\n        end\n        LOADING: begin\n            if(ap_start) begin\n                state_w = FILLING;\n            end\n            if(en_I && data_I==0) begin\n                state_w = FINISH;\n            end\n        end\n        FILLING: begin\n            if(load_num_r == 3) begin\n                state_w = COMPUTE;\n            end\n        end\n        COMPUTE: begin\n            if(o_valid) begin\n                case(inst_m_r[inst_num_r])\n                4: begin\n                    state_w = DONE;\n                end\n                8: begin\n                    if(tile_row_num_r == 1 && tile_col_num_r == 1) begin\n                        state_w = DONE; // Move to DONE after filling first tile\n                    end else begin\n                        state_w = FILLING; // Continue filling next tile\n                    end\n                end\n                16: begin\n                    if(tile_row_num_r == 3 && tile_col_num_r == 3) begin\n                        // state_w = DONE; // Move to DONE after filling second tile\n                        state_w = DONE;\n                    end else begin\n                        state_w = FILLING; // Continue filling next tile\n                    end\n                end\n                endcase\n            end\n        end\n        DONE: begin\n            if(en_O && addr_O == 255) begin\n                state_w = LOADING; // Otherwise, go back to LOADING\n            end\n        end\n        FINISH: begin\n        end\n        endcase\n    end\n    always @(posedge clk or posedge rst) begin\n        if (rst) state_r <= IDLE;\n        else state_r <= state_w;\n    end\n\n    \n    always@(*)  begin\n        for(int i=0; i<64; i++) begin\n            matrixA_w[i] = matrixA_r[i];\n            matrixB_w[i] = matrixB_r[i];\n        end\n        for(int i=0; i<256; i++) begin\n            matrixO1_w[i] = matrixO1_r[i];\n        end\n        for(int i=0; i<6; i++) begin\n            inst_m_w[i] = inst_m_r[i];\n        end\n        tile_en    = 0;\n        load_num_w = load_num_r;\n        inst_num_w = inst_num_r;\n        tile_row_num_w = tile_row_num_r;\n        tile_col_num_w = tile_col_num_r;\n        for(int i=0; i<4; i++) begin\n            tileA_data[i] = 0;\n            tileB_data[i] = 0;\n        end\n        odata_w     = odata_r;\n        out_valid_w = 0;\n\n        case(state_r)\n        IDLE: begin end\n        LOADING: begin\n            if(en_A) begin // and en_B\n                matrixA_w[addr_A] = data_A;\n                matrixB_w[addr_B] = data_B;\n            end\n            if(en_I && data_I!=0) begin\n                inst_m_w[inst_sel] = data_I;\n            end\n        end\n        FILLING: begin\n            load_num_w = load_num_r + 1;\n            tile_en = 1; // Enable tile for processing\n            if(load_num_r == 3) begin        \n                load_num_w = 0;\n            end\n            // 0000 0001 0010 0011\n            // 0100 0101 0110 0111\n            // 1000 1001 1010 1011\n            // 1100 1101 1110 1111\n            case(load_num_r)\n            0: begin\n                for(int i=0;i<4;i++) begin\n                    tileA_data[i] = matrixA_r[4*tile_row_num_r*4 + i];\n                    tileB_data[i] = matrixB_r[4*tile_col_num_r + i];\n                end\n            end\n            1: begin\n                for(int i=0;i<4;i++) begin\n                    tileA_data[i] = matrixA_r[(4*tile_row_num_r + 1)*4 + i];\n                    tileB_data[i] = matrixB_r[16 + 4*tile_col_num_r + i];\n                end\n            end\n            2: begin\n                for(int i=0;i<4;i++) begin\n                    tileA_data[i] = matrixA_r[(4*tile_row_num_r + 2)*4 + i];\n                    tileB_data[i] = matrixB_r[32 + 4*tile_col_num_r + i];\n                end\n            end\n            3: begin\n                for(int i=0;i<4;i++) begin\n                    tileA_data[i] = matrixA_r[(4*tile_row_num_r + 3)*4 + i];\n                    tileB_data[i] = matrixB_r[48 + 4*tile_col_num_r + i];\n                end\n            end\n            endcase\n        end\n            \n        COMPUTE: begin\n            if(o_valid) begin\n                for(int i=0; i<4; i++) begin\n                    for(int j=0; j<4; j++) begin\n                        matrixO1_w[(4*tile_row_num_r + i)*16 + 4*tile_col_num_r + j] = tileO_data[4*i + j];\n\n                    end\n                end\n                case(inst_m_r[inst_num_r])\n                4: begin\n                end\n                8: begin\n                    tile_col_num_w = tile_col_num_r + 1;\n                    if(tile_col_num_r == 1) begin\n                        tile_row_num_w = 1;\n                        tile_col_num_w = 0; // Reset column for next row\n                        if(tile_row_num_r == 1) begin\n                            tile_row_num_w = 0;\n                        end\n                    end\n                end\n                16: begin\n                    tile_col_num_w = tile_col_num_r + 1;\n                    if(tile_col_num_r == 3) begin\n                        tile_row_num_w = tile_row_num_r + 1;\n                        tile_col_num_w = 0; // Reset column for next row\n                        if(tile_row_num_r == 3) begin\n                            tile_row_num_w = 0;\n                        end\n                    end\n                end\n                endcase\n            end\n        end\n        DONE: begin\n            if(en_O) begin\n                out_valid_w = 1;\n                // odata_w = matrixO1_r[addr_O[7:4]][addr_O[3:0]];\n                odata_w = matrixO1_r[addr_O]; // Flattened access\n                if(addr_O == 255) begin\n                    inst_num_w = inst_num_r + 1;\n                    for(int i = 0; i < 256; i++) begin\n                        matrixO1_w[i] = 0; // Reset output matrix after reading\n                    end\n                end\n            end\n            \n        end\n        endcase\n    end\n    always @(posedge clk or posedge rst) begin\n        if(rst) begin\n            for(int i = 0; i < 256; i++) begin\n                matrixO1_r[i] <= 0;\n            end\n        end\n        else if(state_r == COMPUTE || state_r == DONE) begin\n            for(int i = 0; i < 256; i++) begin\n                matrixO1_r[i] <= matrixO1_w[i];\n            end\n        end\n    end\n    always @(posedge clk or posedge rst) begin\n        if (rst) begin\n            for(int i = 0; i < 64; i++) begin\n                matrixA_r[i] <= 0;\n                matrixB_r[i] <= 0;\n            end\n            for (int k = 0; k < 6; k++) begin\n                inst_m_r[k] <= 0;\n            end\n        end else if(state_r == LOADING) begin\n\n            for(int i = 0; i < 64; i++) begin\n                matrixA_r[i] <= matrixA_w[i];\n                matrixB_r[i] <= matrixB_w[i];\n            end\n            for (int k = 0; k < 6; k++) begin\n                inst_m_r[k] <= inst_m_w[k];\n            end\n        end\n    end\n\n    always @(posedge clk or posedge rst) begin\n        if(rst) begin\n            odata_r <= 0;\n        end\n        else if(state_r == DONE) begin\n            odata_r <= odata_w;\n        end\n    end\n\n    always @(posedge clk or posedge rst) begin\n        if(rst) begin\n            out_valid_r    <= 0;\n            load_num_r     <= 0;\n            inst_num_r     <= 0;\n            tile_row_num_r <= 0;\n            tile_col_num_r <= 0;\n        end else begin\n            out_valid_r    <= out_valid_w;\n            load_num_r     <= load_num_w;\n            inst_num_r     <= inst_num_w;\n            tile_row_num_r <= tile_row_num_w;\n            tile_col_num_r <= tile_col_num_w;\n        end\n    end\n\n\nendmodule\n\n\n", "auxiliary_files": {"data/matrix2_O.hex": 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"0311\nc699\nc3e8\nd646\n9d36\n83b3\n1c23\n054e\n9bb8\n3508\nfeaa\nf8b2\n3c74\nba14\na27d\n2fcb\n15ca\n7aab\n441a\n0605\nc099\nb0d7\n2198\nb91f\n719d\nfbd6\n1b60\ned5b\n8e9b\nca3f\n2781\n2978\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n0000\n"}}
{"task_id": "Q3_CONV", "description": "\n---\n\n# Version A \u2014 Human-Readable Spec (CONV)\n\n## 1) Goal & Scope\n\nImplement module **`TOP`** that:\n\n* Reads a **64\u00d764** grayscale image from the testfixture via the `iaddr/idata` interface. Pixel data width is **20 bits (Q4.16)**. &#x20;\n* Produces:\n\n  1. **Layer 0**: **zero-padding(1) \u2192 3\u00d73 convolution (Kernel 0) \u2192 +bias \u2192 ReLU** \u21d2 **64\u00d764** result in Q4.16, written to **L0\\_MEM0**.   &#x20;\n  2. **Layer 1**: **2\u00d72 max-pooling, stride 2** over Layer-0 output \u21d2 **32\u00d732** result in Q4.16, written to **L1\\_MEM0**.&#x20;\n\n---\n\n## 2) Top-Level Ports (names, widths, meaning)\n\n| Signal     | Dir | Width | Description                                                                                                                                                 |\n| ---------- | --- | ----: | ----------------------------------------------------------------------------------------------------------------------------------------------------------- |\n| `clk`      | I   |     1 | System clock, **posedge-synchronous**.                                                                                                                      |\n| `rst`    | I   |     1 | **Synchronous, active-high** rst.                                                                                                                        |\n| `ready`    | I   |     1 | Testfixture asserts when inputs are prepared; `TOP` may start only after seeing `ready=1`.                                                                 |\n| `busy`     | O   |     1 | Set **High** once to start work after seeing `ready=1`; set **Low** once when all required writes finish. Exactly **one rise** and **one fall** per image.  |\n| `iaddr`    | O   |    12 | Address for input image (row-major, 0..4095).                                                                                                               |\n| `idata`    | I   |    20 | Input pixel at `iaddr`, **Q4.16** (20-bit).                                                                                                                 |\n| `crd`      | O   |     1 | Result memory **read enable** (see timing).                                                                                                                 |\n| `cdata_rd` | I   |    20 | Read data from selected result memory (Q4.16).                                                                                                              |\n| `caddr_rd` | O   |    12 | Read address.                                                                                                                                               |\n| `cwr`      | O   |     1 | Result memory **write enable** (see timing).                                                                                                                |\n| `cdata_wr` | O   |    20 | Write data (Q4.16).                                                                                                                                         |\n| `caddr_wr` | O   |    12 | Write address.                                                                                                                                              |\n| `csel`     | O   |     3 | Memory select: `3\u2019b001` = **L0\\_MEM0**, `3\u2019b011` = **L1\\_MEM0**.                                                                                            |\n\n---\n\n## 3) Handshake & Global Timing\n\n1. **Start/End protocol**\n\n   * After `rst` deasserts, testfixture sets `ready=1` when inputs (image & constants) are ready. On detecting `ready=1`, assert `busy=1` (start). When all mandated writes (L0 then L1) complete, deassert `busy` (end). **Exactly one** rising and **one** falling edge of `busy` per image. &#x20;\n\n2. **Image memory read timing (`iaddr`\u2192`idata`)**\n\n   * Drive `iaddr` on/after a **posedge**; the testfixture returns the addressed pixel on `idata` **after the following negedge**. Keep `iaddr` stable until that negedge. (You may pipeline one address per cycle.)&#x20;\n\n3. **Result memory timing (L0\\_MEM0 & L1\\_MEM0)**\n\n   * **Read**: If `crd=1` at a **negedge**, `cdata_rd` immediately reflects the word at `caddr_rd` (for selected `csel`).&#x20;\n   * **Write**: If `cwr=1` at a **posedge**, the testfixture writes `cdata_wr` to `caddr_wr` (for selected `csel`).&#x20;\n   * **Select**: Use `csel=3\u2019b001` to access **L0\\_MEM0**; use `csel=3\u2019b011` to access **L1\\_MEM0**. &#x20;\n\n---\n\n## 4) Memories & Addressing\n\n* **Input image**: 64\u00d764 = **4096** pixels, row-major (`addr = y*64 + x`). Data width **20 bits (Q4.16)**. &#x20;\n* **L0\\_MEM0**: Layer-0 output, **64\u00d764**, row-major, **20-bit Q4.16**. Access with `csel=3\u2019b001`. Quantize per \u00a75. &#x20;\n* **L1\\_MEM0**: Layer-1 output, **32\u00d732**, row-major, **20-bit Q4.16**. Access with `csel=3\u2019b011`.&#x20;\n\n---\n\n## 5) Numeric Format & Quantization\n\n* All I/O and stored results are **20-bit Q4.16 two\u2019s-complement** (4 integer bits incl. sign + 16 fractional bits).&#x20;\n* **Round-to-nearest** when writing to memories using the **17th fractional bit**.\n\n---\n\n## 6) Layer Algorithms\n\n### 6.1 Layer 0 \u2014 Zero-padding \u2192 3\u00d73 Convolution \u2192 +Bias \u2192 ReLU\n\n* **Zero-padding**: Pad the input image with **1-pixel zeros** on all sides so that 3\u00d73 stride-1 convolution preserves 64\u00d764 size.&#x20;\n* **Convolution** (stride 1):\n\n  $$\n  S(x,y)=\\sum_{i=0}^{2}\\sum_{j=0}^{2}K[i,j]\\cdot I(x+i-1,\\,y+j-1)\n  $$\n\n  where `I` is the padded image (Q4.16) and `K` is **Kernel 0** (Q4.16). After the sum, **add bias**, then **ReLU**: `S\u2190max(S,0)`. &#x20;\n* **Kernel 0 (decimal, Q4.16 constants)**:\n\n  ```\n  [ [  0.426810,  0.573572,  0.658674 ],\n    [ -0.569037, -0.439696,  0.0625617],\n    [ -0.327755, -0.217964, -0.348290] ]\n\n   =\n\n   [ [ 0x0A89E, 0x092D5, 0x06D43], \n     [ 0x01004, 0xF8F71, 0xF6E54], \n     [ 0xFA6D7, 0xFC834, 0xFAC19] ]\n  ```\n\n  (Hex Q4.16 provided in the brief as well.) &#x20;\n* **Bias**: `+0.07446326` (decimal), **Q4.16** = `0x01310`.&#x20;\n* **Write-out**: Quantize to Q4.16 using \u00a75, then write each (x,y) to **L0\\_MEM0** at row-major address with `csel=3\u2019b001` and `cwr=1` on the write **posedge**. &#x20;\n\n### 6.2 Layer 1 \u2014 Max-Pooling (2\u00d72 window, stride 2)\n\n* For each **2\u00d72** window over the Layer-0 image, output the **maximum** of the four Q4.16 values. Scan left\u2192right, top\u2192bottom; output size is **32\u00d732**.&#x20;\n* **Write-out**: Write each pooled value (unchanged Q4.16) to **L1\\_MEM0** at row-major address with `csel=3\u2019b011` and `cwr=1` on the write **posedge**. &#x20;\n\n---\n\n## 7) Legality & Assumptions\n\n* Only **one** start (`busy`\u2191 after `ready`=1) and **one** end (`busy`\u2193) per image. While `busy=1`, you may perform unlimited reads/writes to L0/L1.&#x20;\n* Respect the **edge timing**: `iaddr` valid until the following **negedge** when `idata` returns; `crd` read on **negedge**; `cwr` write on **posedge**; `csel` selects the target memory for both read/write. &#x20;\n* Internal micro-architecture is unconstrained; only the **I/O, timing, addressing, numeric**, and **algorithm** contracts are verified.\n\n---\n", "rtl_code": "module  TOP(\n\tinput\t\t\tclk,\n\tinput\t\t\trst,\n\toutput reg\t\tbusy,\t\n\tinput\t\t\tready,\t\t\t\t\n\toutput reg[11:0]\tiaddr,\n\tinput signed[19:0]\t\tidata,\t\n\toutput reg \t \tcwr,\n\toutput reg[11:0] \tcaddr_wr,\n\toutput reg[19:0] \tcdata_wr,\t\n\toutput reg\t \tcrd,\n\toutput reg[11:0]\tcaddr_rd,\n\tinput\t[19:0]\t\tcdata_rd,\n\toutput reg[2:0] \tcsel\n\t);\n//================================================================\n//  Wires & Registers \n//================================================================\nreg [5:0] x, y, L1_x, L1_y;\nwire signed [39:0] bias;\nassign bias = 40'h0013100000;\n\nwire signed [19:0] conv_result;\n\nreg [3:0] counter_data, counter_addr;\nreg [2:0] counter_layer1;\n\nreg [2:0] state_r, state_w;\n\nlocalparam IDLE = 0, INPUT = 1, L0_MEM = 2, DELAY_CLK = 3, READ_L0_MEM = 4;\nlocalparam L1_MEM = 5, DELAY_CLK_2 = 6, FINISH = 7;\n\nlocalparam NOSEL = 3'b000, LAYER_0 = 3'b001, LAYER_1 = 3'b011;\n\n//================================================================\n//  iaddr \n//================================================================\n\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) iaddr <= 0;\n\telse if( state_w == INPUT ) begin\n\t\tcase( counter_addr )\n\t\t4'd0: iaddr <= {y - 1'd1,x - 1'd1};\n\t\t4'd1: iaddr <= {y - 1'd1,x};\n\t\t4'd2: iaddr <= {y - 1'd1,x + 1'd1};\n\t\t4'd3: iaddr <= {y,x - 1'd1};\n\t\t4'd4: iaddr <= {y,x};\n\t\t4'd5: iaddr <= {y,x + 1'd1};\n\t\t4'd6: iaddr <= {y + 1'd1,x - 1'd1};\n\t\t4'd7: iaddr <= {y + 1'd1,x};\n\t\t4'd8: iaddr <= {y + 1'd1,x + 1'd1};\n\t\tendcase\n\tend\n\telse if( state_w == L0_MEM ) iaddr <= {y,x+1'd1};\nend\n\n//================================================================\n//  x && y \n//================================================================\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) begin\n\t\tx <= 0; y <= 0;\n\tend\n\telse if( state_r == L0_MEM ) begin\n\t\tx <= x + 1; y <= ( x== 63 )? y + 1 : y;\n\tend\nend\n\n//================================================================\n//  L1_x && L1_y\n//================================================================\nalways@( posedge clk or posedge rst ) begin\n\tif( rst )  begin\n\t\tL1_x <= 0; L1_y <= 0;\n\tend\n\telse if( state_r == L1_MEM  ) begin\n\t\tL1_x <= ( L1_x == 62 )? 0 : L1_x + 2; L1_y <= ( L1_x == 62 )? L1_y + 2 : L1_y;\t\n\tend\nend\n\n\nlocalparam Kernel_0 = 20'h0A89E,\n\t\t  Kernel_1 = 20'h092D5,\n\t\t  Kernel_2 = 20'h06D43,\n\t\t  Kernel_3 = 20'h01004,\n\t\t  Kernel_4 = 20'hF8F71,\n\t\t  Kernel_5 = 20'hF6E54,\n\t\t  Kernel_6 = 20'hFA6D7,\n\t\t  Kernel_7 = 20'hFC834,\n\t\t  Kernel_8 = 20'hFAC19;\n\nreg signed [19:0] Kernel;\t\n\t  \nalways@( * )\nbegin\n\tcase( counter_data )\n\t4'd1: Kernel = Kernel_0;\n\t4'd2: Kernel = Kernel_1;\n\t4'd3: Kernel = Kernel_2;\n\t4'd4: Kernel = Kernel_3;\n\t4'd5: Kernel = Kernel_4;\n\t4'd6: Kernel = Kernel_5;\n\t4'd7: Kernel = Kernel_6;\n\t4'd8: Kernel = Kernel_7;\n\t4'd9: Kernel = Kernel_8;\n\tdefault: Kernel = 0;\n\tendcase\nend\n\nwire signed [39:0] data_conv;\nreg  signed [39:0] data_conv_sum;\nreg  signed [19:0] idata_tmp;\nassign data_conv = idata_tmp * Kernel;\n \n//================================================================\n//  data_conv_sum && idata_tmp\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) idata_tmp <= 0;\n\telse if( state_r == INPUT ) begin\n\t\tcase( counter_data )\n\t\t4'd0: idata_tmp <= ( x == 0 || y == 0 )? 0 : idata;\n\t\t4'd1: idata_tmp <= ( y == 0 )? 0: idata;\n\t\t4'd2: idata_tmp <= ( x == 63 || y == 0 )? 0: idata;\t\n\t\t4'd3: idata_tmp <= ( x == 0 )? 0: idata;\n\t\t4'd4: idata_tmp <= idata;\n\t\t4'd5: idata_tmp <= ( x == 63 )? 0: idata;\n\t\t4'd6: idata_tmp <= ( x == 0 || y == 63 )? 0: idata;\n\t\t4'd7: idata_tmp <= ( y == 63 )? 0: idata;\n\t\t4'd8: idata_tmp <= ( x == 63 || y == 63 )? 0: idata;\n\t\tendcase\n\tend \nend\n\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) data_conv_sum <= 0;\n\telse if( state_r == INPUT ) begin\n\t\tif( counter_data == 0 ) data_conv_sum <= 0;\n\t\telse if( counter_data == 10 ) data_conv_sum <= data_conv_sum + bias;\n\t\telse data_conv_sum <= data_conv_sum + data_conv;\n\tend\nend\n\n//================================================================\n//  cwr\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) cwr <= 0;\n\telse if( state_r == L0_MEM ) cwr <= 1;\n\telse if( state_r == L1_MEM ) cwr <= 1;\n\telse cwr <= 0;\nend\n\n//================================================================\n//  crd\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) crd <= 0;\n\telse if( state_w == READ_L0_MEM ) crd <= 1;\n\telse crd <= 0;\nend\n\n//================================================================\n//  caddr_rd\n//================================================================ \n\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) caddr_rd <= 0;\n\telse if( state_w == READ_L0_MEM )  begin\n\t\tcase( counter_layer1 )\n\t\t3'd0: caddr_rd <= {L1_y,L1_x};\n\t\t3'd1: caddr_rd <= {L1_y,L1_x+1'd1};\n\t\t3'd2: caddr_rd <= {L1_y+1'd1,L1_x};\n\t\t3'd3: caddr_rd <= {L1_y+1'd1,L1_x+1'd1};\n\t\tendcase \n\tend\nend\n\n//================================================================\n//  caddr_wr\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) caddr_wr <= 0;\n\telse if( state_r == L0_MEM ) caddr_wr <= {y,x};\n\telse if( state_r == L1_MEM ) caddr_wr <= {L1_y[5:1],L1_x[5:1]};\nend\n\n//================================================================\n//  cdata_wr\n//================================================================ \nassign conv_result = ( data_conv_sum[15] )? {data_conv_sum[35:16]} + 1 : {data_conv_sum[35:16]}  ;\n\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) cdata_wr <= 0;\n\telse if( state_r == L0_MEM ) cdata_wr <= ( data_conv_sum[39] )? 0 : conv_result;\n\telse if( state_r == READ_L0_MEM ) begin\n\t\tif( counter_layer1 == 3'd1 ) cdata_wr <= cdata_rd;\n\t\telse cdata_wr <= ( cdata_rd > cdata_wr )? cdata_rd: cdata_wr; \n\tend\nend\n\n//================================================================\n//  counter_addr\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) counter_addr <= 0;\n\telse if( state_w == INPUT ) counter_addr <= counter_addr + 1;\n\telse if( state_w == L0_MEM ) counter_addr <= 0;\nend\n\n//================================================================\n//  counter_data\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) counter_data <= 0;\n\telse counter_data <= counter_addr;\nend\n\n//================================================================\n//  counter_layer1\n//================================================================ \nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) counter_layer1 <= 0;\n\telse if( state_w == READ_L0_MEM ) counter_layer1 <= counter_layer1 + 1;\n\telse counter_layer1 <= 0;\nend\n\n//================================================================\n//  busy \n//================================================================\nalways@( posedge clk or posedge rst )  begin\n\tif( rst ) busy <= 0;\n\telse if( ready ) busy <= 1; \n\telse if( state_r == FINISH ) busy <= 0;\nend\n\n//================================================================\n//  csel\n//================================================================\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) csel <= NOSEL;\n\telse if( state_r == L0_MEM ) csel <= LAYER_0;\n\telse if( state_r == L1_MEM ) csel <= LAYER_1;\n\telse if( state_w == READ_L0_MEM ) csel <= LAYER_0;\n\telse csel <= NOSEL;\nend\n\n//================================================================\n//  FSM\n//================================================================\nalways@( posedge clk or posedge rst ) begin\n\tif( rst ) state_r <= IDLE;\n\telse state_r <= state_w;\nend\n\nalways@( * ) begin\n\tcase( state_r )\n\tIDLE: \t\tstate_w = INPUT;\n\tINPUT: \t\tstate_w = ( counter_data == 10 )? L0_MEM : INPUT ;\n\tL0_MEM:\t\tstate_w = DELAY_CLK;\n\tDELAY_CLK: \tstate_w = ( x == 0 && y == 0 )? READ_L0_MEM : INPUT;\n\tREAD_L0_MEM: \tstate_w = ( counter_layer1 == 4 )? L1_MEM : READ_L0_MEM ;\n\tL1_MEM: \t\tstate_w = DELAY_CLK_2;\n\tDELAY_CLK_2: \tstate_w = ( L1_x == 0 && L1_y == 0 )? FINISH : READ_L0_MEM;\n\tFINISH: \t\tstate_w = FINISH;\n\tdefault: \t\t\tstate_w = IDLE;\n\tendcase\nend\n\nendmodule\n", "testbench": "`timescale 1ns/10ps\n`define CYCLE      10.0          \t  // Modify your clock period here\n`define End_CYCLE  100000000              // Modify cycle times once your design need more cycle times!\n\n`define PAT            \"./00_TB/dat_grad/cnn_sti.dat\"                 // Modify your \"dat\" directory path\n`define L0_EXP0        \"./00_TB/dat_grad/cnn_layer0_exp0.dat\"       \n`define L1_EXP0        \"./00_TB/dat_grad/cnn_layer1_exp0.dat\"     \n\nmodule test;\n\n\nreg\t[19:0]\tPAT\t[0:4095];\n\nreg\t[19:0]\tL0_EXP0\t[0:4095];  \nreg\t[19:0]\tL0_MEM0\t[0:4095]; \n\n \nreg\t[19:0]\tL1_EXP0\t[0:1023];\nreg\t[19:0]\tL1_MEM0\t[0:1023];\n\n\n\nreg\t\trst = 0;\nreg\t\tclk = 0;\nreg\t\tready = 0;\n\nwire\t\tcwr;\nwire\t\tcrd;\nwire\t[19:0]\tcdata_wr;\nreg\t[19:0]\tcdata_rd;\nwire\t[2:0]\tcsel;\nwire\t[11:0]\tcaddr_rd;\nwire\t[11:0]\tcaddr_wr;\n\nwire\t[11:0]\tiaddr;\nreg\t[19:0]\tidata;\n\n\ninteger\t\tp0, p1, p3, p4, p2;\ninteger\t\terr00, err10;\n\ninteger\t\tpat_num;\nreg\t\tcheck0=0, check1=0;\n\nlocalparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n`ifdef SDF\n\tinitial $sdf_annotate(SDFFILE, TOP);\n`endif\n\nTOP TOP(\n\t\t\t.clk(clk),\n\t\t\t.rst(rst),\n\t\t\t.busy(busy),\t\n\t\t\t.ready(ready),\t\n\t\t\t.iaddr(iaddr),\n\t\t\t.idata(idata),\n\t\t\t.cwr(cwr),\n\t\t\t.caddr_wr(caddr_wr),\n\t\t\t.cdata_wr(cdata_wr),\n\t\t\t.crd(crd),\n\t\t\t.cdata_rd(cdata_rd),\n\t\t\t.caddr_rd(caddr_rd),\n\t\t\t.csel(csel)\n\t\t\t);\n\t\t\t\n\n\nalways begin #(`CYCLE/2) clk = ~clk; end\n\n// initial begin\n// \t$fsdbDumpfile(\"CONV.fsdb\");\n// \t$fsdbDumpvars(0, test);\n// end\ninitial begin\n\t$display(\" Cycle Period = %0f ns\", `CYCLE);\nend\n\n// initial begin\n// \t$dumpfile(\"CONV.vcd\");\n// \t$dumpvars(0, testfixture);\n// end\n\ninitial begin  // global control\n\t$display(\"-----------------------------------------------------\\n\");\n \t$display(\"START!!! Simulation Start .....\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n\t@(negedge clk); #1; rst = 1'b1;  ready = 1'b1;\n   \t#(`CYCLE*3);  #1;   rst = 1'b0;  \n   \twait(busy == 1); #(`CYCLE/4); ready = 1'b0;\nend\n\ninitial begin // initial pattern and expected result\n\twait(rst==1);\n\twait ((ready==1) && (busy ==0) ) begin\n\t\t$readmemh(`PAT, PAT);\n\t\t$readmemh(`L0_EXP0, L0_EXP0);\n\t\t$readmemh(`L1_EXP0, L1_EXP0);\n\tend\n\t\t\nend\n\nalways@(negedge clk) begin // generate the stimulus input data\n\t#1;\n\tif ((ready == 0) & (busy == 1)) idata <= PAT[iaddr];\n\telse idata <= 'hx;\n\tend\n\n\nalways@(negedge clk) begin\n\tif (crd == 1) begin\n\t\tcase(csel)\n\t\t\t3'b001:cdata_rd <= L0_MEM0[caddr_rd] ;\n\t\t\t3'b011:cdata_rd <= L1_MEM0[caddr_rd] ;\n\t\tendcase\n\tend\nend\n\nalways@(posedge clk) begin \n\tif (cwr == 1) begin\n\t\tcase(csel)\n\t\t\t3'b001: begin check0 <= 1; L0_MEM0[caddr_wr] <= cdata_wr; end\n\t\t\t3'b011: begin check1 <= 1; L1_MEM0[caddr_wr] <= cdata_wr; end \t\t\n\t\tendcase\n\tend\nend\n\nreg c1, c2;\n\n//-------------------------------------------------------------------------------------------------------------------\ninitial begin  \t// layer 0,  conv output\ncheck0<= 0;\nc1  = 0;\nwait(busy==1); wait(busy==0);\nif (check0 == 1) begin \n\terr00 = 0;\n\tfor (p0=0; p0<=4095; p0=p0+1) begin\n\t\tif (L0_MEM0[p0] == L0_EXP0[p0]) begin\n\t\t\t// $display(err00);\n\t\tend\n\t\telse begin\n\t\t\terr00 = err00 + 1;\n\t\t\t// $display(err00);\n\t\t\tbegin \n\t\t\t\t$display(\"WRONG! Layer 0 (Convolutional Output) with Kernel 0 , Pixel %d is wrong!\", p0);\n\t\t\t\t$display(\"               The output data is %h, but the expected data is %h \", L0_MEM0[p0], L0_EXP0[p0]);\n\t\t\tend\n\t\tend\n\tend\n\tif (err00 == 0) $display(\"Layer 0 (Convolutional Output) with Kernel 0 is correct !\");\n\telse\t\t $display(\"Layer 0 (Convolutional Output) with Kernel 0 be found %d error !\", err00);\n\tc1 = 1;\nend\nend\n\n//-------------------------------------------------------------------------------------------------------------------\ninitial begin  \t// layer 1,  max-pooling output\ncheck1<= 0;\nc2 = 0;\nwait(busy==1); wait(busy==0);\nwait(c1 == 1);\nif(check1 == 1) begin\n\terr10 = 0;\n\tfor (p1=0; p1<=1023; p1=p1+1) begin\n\t\tif (L1_MEM0[p1] == L1_EXP0[p1]);// $display(err10);\n\t\telse begin\n\t\t\terr10 = err10 + 1;\n\t\t\tbegin \n\t\t\t\t$display(\"WRONG! Layer 1 (Max-pooling Output) with Kernel 0 , Pixel %d is wrong!\", p1);\n\t\t\t\t$display(\"               The output data is %h, but the expected data is %h \", L1_MEM0[p1], L1_EXP0[p1]);\n\t\t\tend\n\t\tend\n\tend\n\tif (err10 == 0) $display(\"Layer 1 (Max-pooling Output) with Kernel 0 is correct!\");\n\telse\t\t $display(\"Layer 1 (Max-pooling Output) with Kernel 0 be found %d error !\", err10);\n\tc2 = 1;\nend\nend\n\n//-------------------------------------------------------------------------------------------------------------------\ninitial  begin\n #`End_CYCLE ;\n \t$display(\"-----------------------------------------------------\\n\");\n \t$display(\"Error!!! The simulation can't be terminated under normal operation!\\n\");\n \t$display(\"-------------------------FAIL------------------------\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n \t$finish;\nend\n\nreg out_end;\n\ninitial begin\n\tout_end = 0;\n      wait(busy == 1);\n      wait(busy == 0);      \n\t  wait(c1 == 1);\n\t  wait(c2 == 1);\n    $display(\" \");\n\t$display(\"-----------------------------------------------------\\n\");\n\t$display(\"--------------------- S U M M A R Y -----------------\\n\");\n\tif( (check0==1)&(err00==0) ) $display(\"Congratulations! Layer 0 data have been generated successfully! The result is PASS!!\\n\");\n\t\telse if (check0 == 0) $display(\"Layer 0 output was fail! \\n\");\n\t\telse $display(\"FAIL!!!  There are %d errors! in Layer 0 \\n\", err00);\n\tif( (check1==1)&(err10==0) ) $display(\"Congratulations! Layer 1 data have been generated successfully! The result is PASS!!\\n\");\n\t\telse if (check1 == 0) $display(\"Layer 1 output was fail! \\n\");\n\t\telse $display(\"FAIL!!!  There are %d errors! in Layer 1 \\n\", err10);\n\tif ((check0|check1) == 0) $display(\"FAIL!!! No output data was found!! \\n\");\n\t$display(\"-----------------------------------------------------\\n\");\n    //   #(`CYCLE/2); $finish;\n\tout_end = 1;\nend\n\n\n\ninteger exe_cycle;\ninteger total_error;\n\ninitial begin\n\texe_cycle = 0;\n\twhile(!out_end) begin\n\t\texe_cycle = exe_cycle + 1;\n\t\t@(negedge clk);\n\tend\n\ttotal_error = err00 + err10;\n\t$display(\"----------------------------------------------\");\n  \t$display(\"------------total time: %0d cycles-----------------\", exe_cycle);\n  \t$display(\"----------------------------------------------\");\n\tif(err00 == 0 && err10 == 0) begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"----------------All tests PASS!-----------------\");\n\t\t$display(\"------------------------------------------------\");\n\tend else begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"-              Total Error: %0d               -\", total_error);\n\t\t$display(\"------------------------------------------------\");\n\tend\n\t\n\t$finish;\nend\n\n\n   \nendmodule\n\n\n", "auxiliary_files": {"dat_grad/cnn_layer2_exp.dat": "00000      //Pixel 0: 0\n04906      //Pixel 1: 2.852478e-01\n00000      //Pixel 2: 0\n05080      //Pixel 3: 3.144531e-01\n00000      //Pixel 4: 0\n05926      //Pixel 5: 3.482361e-01\n00000      //Pixel 6: 0\n06094      //Pixel 7: 3.772583e-01\n00000      //Pixel 8: 0\n063C3      //Pixel 9: 3.896942e-01\n00000      //Pixel 10: 0\n0669B      //Pixel 11: 4.008026e-01\n00000      //Pixel 12: 0\n0688D      //Pixel 13: 4.084015e-01\n00000      //Pixel 14: 0\n06ADA      //Pixel 15: 4.173889e-01\n00000      //Pixel 16: 0\n06C4A      //Pixel 17: 4.230042e-01\n00000      //Pixel 18: 0\n06E89      //Pixel 19: 4.317780e-01\n00000      //Pixel 20: 0\n070D3      //Pixel 21: 4.407196e-01\n00000      //Pixel 22: 0\n07233      //Pixel 23: 4.460907e-01\n00000      //Pixel 24: 0\n073A3      //Pixel 25: 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{"task_id": "Q4_HC", "description": "\n---\n\n# Human Version \u2014 Huffman Coding Hardware: Complete Design Specification\n\n## 1) Problem Description\n\nDesign and implement a hardware **Huffman Coding generator** (`huffman` core) for lossless compression. The input is a stream of grayscale pixels. For this contest, pixels are restricted to **six symbols** A1..A6 with fixed values:\n\n* A1 = 0x01, A2 = 0x02, A3 = 0x03, A4 = 0x04, A5 = 0x05, A6 = 0x06.\n* Exactly **100 pixels** are provided per run.\n\nYour circuit must:\n\n1. **Count** occurrences of each symbol across the 100-pixel input (statistics phase).\n2. **Build Huffman codes** from those statistics using the specified ordering and tie-breaking rules (see \u00a74).\n3. **Output** the counts and the per-symbol Huffman codes in a fixed-width format (8-bit code field + 8-bit mask), with single-cycle valid strobes for each output phase (see \u00a75 Timing).\n\n> Restrictions: You must **compute** Huffman codes from the input statistics as specified. **Exhaustive lookup / precomputed table solutions are forbidden.**\n\n---\n\n## 2) Top-Level Rules & Naming\n\n* **Top module name**: `TOP`.\n* **Do not modify** the provided testbench (assumed). Your design must conform strictly to the interface below.\n* Synchronous design on **posedge `clk`**. rst is **synchronous active-high**.\n\n---\n\n## 3) Interface (Ports and Semantics)\n\n### 3.1 Signals\n\n| Signal       | Dir |  Width | Description                                                                                                     |\n| ------------ | --: | -----: | --------------------------------------------------------------------------------------------------------------- |\n| `clk`        |   I |      1 | System clock; all design logic is posedge-triggered.                                                            |\n| `rst`        |   I |      1 | **Synchronous, active-high** system rst. While `rst=1`: internal state cleared; no valid outputs asserted. |\n| `gray_valid` |   I |      1 | When High, **one pixel per cycle** is present on `gray_data`.                                                   |\n| `gray_data`  |   I |      8 | Grayscale pixel value. For this problem, values are in {0x01..0x06} corresponding to A1..A6.                    |\n| `CNT_valid`  |   O |      1 | Single-cycle pulse indicating that symbol **counts** are valid on `CNT1..CNT6`.                                 |\n| `CNT1..CNT6` |   O | 8 each | 8-bit **counts** of A1..A6, respectively, captured when `CNT_valid=1`.                                          |\n| `code_valid` |   O |      1 | Single-cycle pulse indicating that **codes/masks** are valid on `HC1..HC6` and `M1..M6`.                        |\n| `HC1..HC6`   |   O | 8 each | 8-bit **Huffman code fields** for A1..A6 (variable-length codes packed into 8 bits; see \u00a74.4).                  |\n| `M1..M6`     |   O | 8 each | 8-bit **mask fields** for A1..A6 (which bits of HC are valid; see \u00a74.4).                                        |\n\n### 3.2 Input assumptions\n\n* Exactly **100 pixels** are streamed **contiguously** while `gray_valid=1`.\n* The testbench **presents pixels once per cycle** during the input phase; your design samples on the **posedge** (you need not track the bench\u2019s negedge driving\u2014just meet the posedge sampling requirement with `gray_valid`).\n* After the 100th pixel, `gray_valid` is deasserted (low).\n\n---\n\n## 4) Functional Requirements\n\n### 4.1 Symbols and indices\n\n* Symbols are labeled A1..A6 with **indices 1..6**, respectively. Use these indices whenever a tie-break requires \u201csmaller index\u201d first.\n\n### 4.2 Overview of the 3 stages\n\n1. **Initialization (sort)**: Sort the six symbols in **descending** order of occurrence probability (i.e., by their counts). If probabilities are equal, the symbol with **smaller index** appears **higher** in the list.\n2. **Combination (C1, C2, \u2026)**: Repeatedly **merge the two bottom items** (the current **lowest** probabilities) to form one group whose probability is the **sum** of its members. Re-insert the merged group and **resort** in descending probability. **Tie rule in combination**: if the merged group\u2019s probability ties other entries, the **merged group is placed last within that tie group** (i.e., at the lowest position among equal probabilities). Continue until only **two items** remain.\n3. **Split (code assignment)**: Starting from the final 2-item list, assign codes and **propagate upward** (reverse of combination): for each split step, the **upper** item gets bit **\u20180\u2019**, the **lower** item gets bit **\u20181\u2019**. Codes are built by **inheriting parent bits and appending** the split bit at each step until reaching individual symbols.\n\n> Tree view conventions (if you draw a tree internally): for any 2-child node, place the **smaller probability on the left** and the **larger on the right**; during the split/code assignment that corresponds to the described **upper=\u20180\u2019 / lower=\u20181\u2019** rule when using the table-style lists.\n\n### 4.3 Counting and probability\n\n* With 100 pixels, each symbol\u2019s probability is `count/100`. You may work directly with **counts** (no need to normalize), since ordering by counts is equivalent to ordering by probabilities.\n\n### 4.4 Code representation on outputs (HC/M)\n\nBecause Huffman codes are **variable-length**, each symbol\u2019s code is conveyed as:\n\n* `HCx` (8 bits): the **code bits packed into the 8 LSBs**, and\n* `Mx` (8 bits): a **bitmask** marking which bits of `HCx` are valid.\n\n**Rules:**\n\n* If a symbol\u2019s code length is `L` (1 \u2264 L \u2264 8):\n\n  * Set `Mx[L-1:0] = 1` and `Mx[7:L] = 0`.\n  * Put the code\u2019s bit string into `HCx[L-1:0]` **in the same left-to-right order that you write the code**. (Example below.)\n  * Force `HCx[7:L] = 0`.\n* **Examples**:\n\n  * If A6\u2019s code is `00` (length 2): `M6 = 0000_0011 (0x03)`, `HC6 = 0000_0000 (0x00)`.\n  * If A3\u2019s code is `01010` (length 5): `M3 = 0001_1111 (0x1F)`, `HC3 = 0000_1010 (0x0A)`.\n\n> Note: The code strings shown in figures (e.g., `00`, `011`, `01010`) are the **exact bit patterns** to place into `HCx[L-1:0]` (so the numeric value of `HCx[L-1:0]` equals the binary code read left-to-right).\n\n### 4.5 Prohibited approach\n\n* It is **not allowed** to solve by **exhaustive enumeration** / prebuilt mapping. The Huffman construction must follow the specified **initialize \u2192 combination (with tie rules) \u2192 split** process on the **actual input counts**.\n\n---\n\n## 5) Timing and Phases\n\n### 5.1 rst and input (T1, T2, T3)\n\n* **T1**: `rst=1` is asserted for at least two cycles. During `rst=1`, clear all internal state and do **not** assert `CNT_valid` or `code_valid`. After `rst` deasserts (1\u21920), the core is ready.\n* **T2**: **Input phase** \u2014 the testbench sets `gray_valid=1` and streams **100 pixels**, one per cycle, on `gray_data`. Your design samples at the **posedge** while `gray_valid=1`.\n* **T3**: End of input \u2014 the testbench deasserts `gray_valid` to 0. The design must then proceed to compute counts (if not already complete) and the Huffman codes.\n\n### 5.2 Outputs (T4, T5)\n\n* **T4 (Counts available)**: When the six symbol counts are ready, assert `CNT_valid=1` for **one clock cycle** and **simultaneously** drive:\n\n  * `CNT1..CNT6` with the counts of A1..A6 (8-bit each).\n* **T5 (Codes available)**: When all Huffman codes are ready, assert `code_valid=1` for **one clock cycle** and **simultaneously** drive:\n\n  * `HC1..HC6` (8-bit each) with the packed codes per \u00a74.4, and\n  * `M1..M6` (8-bit each) with the masks per \u00a74.4.\n    After `code_valid` returns Low, verification may complete; no further outputs are required in that run.\n\n> All outputs are synchronous to `clk`. Valid strobes (`CNT_valid`, `code_valid`) are **one-cycle pulses**.\n\n---\n\n## 6) Determinism & Tie-Breaking (must-follow)\n\nTo ensure every implementation produces the **same codes** for a given input:\n\n1. **Initialization**: Sort symbols by **descending** probability (count). **If equal**, the **smaller index** (A1 < A2 < \u2026 < A6) is **higher** (earlier) in the list.\n2. **Combination**: At each combination round, always **merge the bottom two** entries (the two with **lowest** probabilities in the current sorted list). The merged group\u2019s probability is the **sum** of its members. After merging, **resort**; **if the merged group ties** with others, place the merged group **last** within that tie group.\n3. **Split / Code assignment**: Starting from the final 2-item list, at each split step:\n\n   * The **upper** item gets bit **\u20180\u2019**,\n   * The **lower** item gets bit **\u20181\u2019**,\n     and codes are formed by **appending** these bits while moving from the final list back to the individual symbols.\n4. **Output packing**: Place the resulting bit strings into `HCx`/`Mx` exactly as in \u00a74.4.\n\n---\n\n## 7) Verification Expectations (what the bench assumes)\n\n* Input values are limited to {0x01..0x06}.\n* Exactly 100 samples per run.\n* The checker latches counts on `CNT_valid=1` and codes/masks on `code_valid=1`.\n* Code equivalence is judged using the **deterministic procedure** above (including tie-break rules).\n\n---\n\n## 8) Examples (mirroring the brief)\n\n* If counts yield codes like:\n  A2:`1`, A6:`00`, A1:`011`, A4:`0100`, A3:`01010`, A5:`01011`,\n  then (lengths in brackets):\n\n  * `HC2=0000_0001`, `M2=0000_0001` (L=1)\n  * `HC6=0000_0000`, `M6=0000_0011` (L=2)\n  * `HC1=0000_0111`, `M1=0000_0111` (L=3)\n  * `HC4=0000_0100`, `M4=0000_1111` (L=4)\n  * `HC3=0000_1010`, `M3=0001_1111` (L=5)\n  * `HC5=0000_1011`, `M5=0001_1111` (L=5)\n\n(Exact codes depend on the measured counts; use the specified rules so your results match the reference for any pattern.)\n\n---\n", "rtl_code": "module TOP (\ninput clk,\ninput rst,\noutput  [2:0] W,\noutput  [2:0] J,\ninput [6:0] Cost,\noutput reg [3:0] MatchCount,\noutput reg [9:0] MinCost,\noutput Valid );\n\n//================================================================\n//  integer / genvar / parameters\n//================================================================\ninteger i;\nlocalparam IDLE = 0, SORT0 = 1,\n          INPUT = 2, OUTPUT = 3;\ngenvar idx;\n\nreg [1:0] state_r, state_w;\nreg [2:0] job[0:7];\nreg [3:0] cnt;\nreg [9:0] costTemp;\nreg [2:0]  index; //changepoint index\nreg [2:0] index2[0:7];\nreg [6:0]  match;\nwire flag[0:7];\n\n\n\n//// job ///\nalways @(posedge clk or posedge rst) begin\n    if(rst) begin\n        for(i=0;i<8;i=i+1) job[i] <= i;\n    end\n    else if(state_r == OUTPUT) begin\n        if( flag[1] ) begin\n            job[index] <= job[index2[1]];\n            job[index2[1]] <= job[index];  \n        end\n        else if( flag[2] ) begin\n            job[index] <= job[index2[2]];\n            job[index2[2]] <= job[index];\n        end\n        else if( flag[3] ) begin\n            job[index] <= job[index2[3]];\n            job[index2[3]] <= job[index]; \n        end\n        else if( flag[4] ) begin\n            job[index] <= job[index2[4]];\n            job[index2[4]] <= job[index];  \n        end\n        else if( flag[5] ) begin\n            job[index] <= job[index2[5]];\n            job[index2[5]] <= job[index];  \n        end\n        else if( flag[6] ) begin\n            job[index] <= job[index2[6]];\n            job[index2[6]] <= job[index]; \n        end\n        else begin // flag[7]\n            job[index] <= job[index2[7]];\n            job[index2[7]] <= job[index];  \n        end\n    end\n    else if(state_r == SORT0) begin\n        case(index) \n            5:  begin\n                job[7] <= job[6];\n                job[6] <= job[7];\n            end\n            4:  begin\n                job[7] <= job[5];\n                job[5] <= job[7];\n            end\n            3:  begin\n                job[7] <= job[4];\n                job[6] <= job[5];\n                job[5] <= job[6];\n                job[4] <= job[7];\n            end\n            2:  begin\n                job[7] <= job[3];\n                job[6] <= job[4];\n                job[4] <= job[6];\n                job[3] <= job[7];\n            end \n            1:  begin\n                job[7] <= job[2];\n                job[6] <= job[3];\n                job[5] <= job[4];\n                job[4] <= job[5];\n                job[3] <= job[6];\n                job[2] <= job[7];\n            end\n            0:  begin\n                job[7] <= job[1];\n                job[6] <= job[2];\n                job[5] <= job[3];\n                job[3] <= job[5];\n                job[2] <= job[6];\n                job[1] <= job[7];\n            end\n        endcase\n    end\nend\n\n\nalways @(posedge clk or posedge rst) begin\n    if(rst) begin\n        for(i=0; i<7; i=i+1) match[i] <= 1;\n    end\n    else if( state_w == INPUT && cnt <7 ) match[cnt] <= ( job[cnt+1] > job[cnt] );\nend\n\nalways @(posedge clk or posedge rst) begin\n    if(rst) begin\n        for( i=0; i<8; i=i+1 ) index2[i] <= i;\n    end\n    else if( state_w == INPUT ) index2[job[cnt]] <= cnt;\nend\nassign flag[0] = 0; \n\ngenerate\n    for( idx=1; idx<8; idx=idx+1 ) begin\n        assign flag[idx] = ( index2[idx] > index && job[index2[idx]] > job[index] ) ;\n    end\nendgenerate\n\n//// match ////\nalways @( * ) begin\n    if(match[6] == 1) index = 6;\n    else if(match[5] == 1) index = 5;\n    else if(match[4] == 1) index = 4;\n    else if(match[3] == 1) index = 3;\n    else if(match[2] == 1) index = 2;\n    else if(match[1] == 1) index = 1;\n    else index = 0;\nend\n \nalways @(posedge clk or posedge rst) begin\n    if(rst) cnt <= 0;\n    else if(state_w == INPUT)  cnt <=  cnt + 1;\n    else    cnt <= 0;\nend\n\nassign W = job[cnt] ;\nassign J = cnt ;\n\n//// costTemp ////\nalways @(posedge clk or posedge rst) begin\n    if(rst) costTemp <= 0;\n    else if(state_r == INPUT) begin\n        if( cnt == 1 ) costTemp <= Cost;\n        else costTemp <= costTemp + Cost;\n    end\nend\n\n//// MinCost ////\nalways @(posedge clk or posedge rst) begin\n    if(rst) MinCost <= 0;\n    else if(state_r == OUTPUT) begin\n        if(MinCost == 0)      MinCost <= costTemp;\n        else if(costTemp < MinCost) MinCost <= costTemp;\n    end\nend\n\n//// MatchCount ////\nalways @(posedge clk or posedge rst) begin\n    if(rst) MatchCount <= 1;\n    else if(state_r == OUTPUT) begin\n        if(MinCost == 0 || costTemp < MinCost)    MatchCount <= 1;\n        else if(costTemp == MinCost)    MatchCount <= MatchCount + 1;\n    end\nend  \n\n//// Valid ////\n\nassign Valid = ( state_r == IDLE && match == 0);\n\n//================================================================\n//  FSM\n//================================================================\nalways @( posedge clk or posedge rst ) begin\n\tif( rst ) state_r <= IDLE;\n\telse state_r <= state_w;\nend\n\nalways @( * ) begin\n\tcase( state_r ) \n\tIDLE:     state_w = INPUT;\n    SORT0:    state_w = INPUT;\n\tINPUT:    state_w = (cnt == 8) ? OUTPUT : INPUT;\n    OUTPUT:   state_w = ( match == 0  ) ? IDLE : SORT0;\n    default:        state_w = IDLE;\n\tendcase\t\nend\n\nendmodule\n\n\n", "testbench": "`timescale 1ns/10ps\n`define CYCLE      10.0  \n`define End_CYCLE  1000000\n`define PAT        \"./00_TB/cost_rom\"\n\n`ifdef P1\n    `define PAT_NUM 1 \n`elsif P2\n    `define PAT_NUM 2 \n`elsif P3\n    `define PAT_NUM 3 \n`else\n    `define PAT_NUM 1 \n`endif\n\n\nmodule test;\ninteger fd;\nlocalparam LINE_MAX = 256; \ninteger charcount;\nreg[LINE_MAX*8-1:0] line_buf;\nstring line;\ninteger freturn;\n\ninteger patnum;\n\nreg clk = 0;\nwire Valid;\nreg rst = 1;\nwire [2:0] W;\nwire [2:0] J;\nreg [6:0] Cost;\nwire [3:0] MatchCount;\nwire [9:0] MinCost;\nTOP TOP(.clk(clk),\n        .rst(rst),\n        .W(W),\n        .J(J),\n        .Cost(Cost),\n        .MatchCount(MatchCount),\n        .MinCost(MinCost),\n        .Valid(Valid));\n        \nlocalparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n`ifdef SDF\n\tinitial $sdf_annotate(SDFFILE, TOP);\n`endif\nalways begin #(`CYCLE/2) clk = ~clk; end\n\ninitial begin\n\t$display(\" Cycle Period = %0f ns\", `CYCLE);\nend\n\n// initial begin\n//     $fsdbDumpfile(\"top.fsdb\");\n//     $fsdbDumpvars(0, TOP);\n// end\n\n//initial begin\n//    $dumpvars();\n//    $dumpfile(\"JAM.vcd\");\n//end\n\ninitial begin\n    $display(\"*******************************\");\n    $display(\"** Simulation Start          **\");\n    $display(\"*******************************\");\n    @(posedge clk);  #2 rst = 1'b1; \n    #(`CYCLE*2);  \n    @(posedge clk);  #2  rst = 1'b0;\nend\n\nreg [30:0] cycle=0;\nreg [6:0] costrom [0:63];\nalways @(posedge clk) begin\n    cycle=cycle+1;\n    if (cycle > `End_CYCLE) begin\n        $display(\"-              Total Error: %0d               -\", 1);\n        $display(\"********************************************************************\");\n        $display(\"**  Failed waiting Valid signal, Simulation STOP at cycle %d **\",cycle);\n        $display(\"**  If needed, You can increase End_CYCLE value in tp.v           **\");\n        $display(\"********************************************************************\");\n        $fclose(fd);\n        $finish;\n    end\nend\ninteger key_value;\nstring key;\ninteger v0,v1,v2,v3,v4,v5,v6,v7;\ninteger worker = -1;\ninteger i;\ninteger j;\nreg [3:0] goldMatchCount;\nreg [8:0] goldMinCost;\ninitial begin : MAIN\n    //------------------------------------------------------------------\n    // 1) \u958b\u6a94\n    //------------------------------------------------------------------\n    fd = $fopen(`PAT,\"r\");\n    if (fd == 0) begin\n        $display(\"pattern handle null\");\n        $finish;\n    end\n\n    //------------------------------------------------------------------\n    // 2) \u8b80\u7b2c\u4e00\u884c\n    //------------------------------------------------------------------\n    charcount = $fgets(line_buf, fd);\n    line      = line_buf;          // reg \u2192 string\n\n    //------------------------------------------------------------------\n    // 3) \u4e3b\u8ff4\u5708\uff1a\u6383\u5b8c\u6574\u500b\u6a94\u6848\n    //------------------------------------------------------------------\n    while (charcount > 0) begin : READ_PATTERN\n\n        //------------------------------------------------------------------\n        // 3\u20111) \u5148\u628a\u7a7a\u884c\u8207\u8a3b\u89e3\u884c\u5168\u90e8\u8df3\u904e\n        //------------------------------------------------------------------\n        while (charcount > 0 &&\n            (charcount == 1 ||\n            line_buf[8*LINE_MAX-1 -:16] == 16'h2f2f)) begin\n            charcount = $fgets(line_buf, fd);\n            line      = line_buf;\n        end\n        if (charcount == 0) disable READ_PATTERN;   // EOF \u6642\u63d0\u65e9\u96e2\u958b\n\n        //------------------------------------------------------------------\n        // 3\u20112) \u5224\u65b7\u9019\u884c\u662f pattern \u6a19\u982d\u9084\u662f\u8cc7\u6599\n        //------------------------------------------------------------------\n        if (line.substr(0, 6) == \"pattern\") begin\n            freturn = $sscanf(line, \"pattern %d\", patnum);\n            if (patnum == `PAT_NUM) $display(\"PATTERN: %3d\", patnum);\n        end\n        else if (patnum == `PAT_NUM) begin\n            // \u53ea\u8655\u7406\u76ee\u6a19\u6a23\u672c\u7684\u5c6c\u6027\u6216\u77e9\u9663\n            if ($sscanf(line, \"min_cost %d\", key_value) == 1) begin\n                goldMinCost = key_value;\n            end\n            else if ($sscanf(line, \"match_count %d\", key_value) == 1) begin\n                goldMatchCount = key_value;\n            end\n            else if ($sscanf(line,\n                      \"%d %d %d %d %d %d %d %d\",\n                      v0,v1,v2,v3,v4,v5,v6,v7) == 8) begin\n                if (worker == -1) begin\n                    $display(\"-------------- Cost Table --------------\");\n                    $display(\"Jobs       0   1   2   3   4   5   6   7\");\n                end\n                worker = worker + 1;\n                $display(\"worker%1d: %3d %3d %3d %3d %3d %3d %3d %3d\",\n                         worker,v0,v1,v2,v3,v4,v5,v6,v7);\n\n                // \u5b58\u9032 ROM\uff08\u4e00\u7dad\u5c55\u5e73\uff09\n                costrom[worker*8+0] = v0;\n                costrom[worker*8+1] = v1;\n                costrom[worker*8+2] = v2;\n                costrom[worker*8+3] = v3;\n                costrom[worker*8+4] = v4;\n                costrom[worker*8+5] = v5;\n                costrom[worker*8+6] = v6;\n                costrom[worker*8+7] = v7;\n            end\n            else begin\n                $display(\"unknown line: -%s-\", line);\n            end\n        end\n\n        //------------------------------------------------------------------\n        // 3\u20113) \u8b80\u4e0b\u4e00\u884c\uff0c\u518d\u56de\u5230 while \u5224\u65b7\n        //------------------------------------------------------------------\n        charcount = $fgets(line_buf, fd);\n        line      = line_buf;\n    end : READ_PATTERN\nend : MAIN\n\nreg wait_valid;\nreg [2:0] W_s;\nreg [2:0] J_s;\nassign Cost=costrom[8*W_s+J_s];\nalways @(posedge clk ) begin\n    W_s <=  #1 W;\n    J_s <=  #1 J;\nend\n\ninteger total_error;\nalways @(posedge clk ) begin\n    total_error = 0;\n    if (rst) begin\n        wait_valid=1;\n    end\n    else begin\n        if(cycle[20:0] == 20'b00000000000000000000) begin\n            $display(\"cycle: %d, still running...\", cycle);\n        end\n        if(wait_valid == 1) begin\n            if (Valid ==1) begin\n                wait_valid=0;\n                $display(\"receive MinCost/MatchCount= %d/%d , golden MinCost/MatchCount= %d/%d\",MinCost,MatchCount,goldMinCost,goldMatchCount);\n                $display(\"----------------------------------------------\");\n                $display(\"------------total time: %0d cycles-----------------\", cycle);\n                $display(\"----------------------------------------------\");\n                if((goldMatchCount == MatchCount) && (goldMinCost == MinCost)) begin\n            \t\t$display(\"------------------------------------------------\");\n            \t\t$display(\"----------------All tests PASS!-----------------\");\n            \t\t$display(\"------------------------------------------------\");\n            \tend else begin\n                    total_error = 1;\n            \t\t$display(\"------------------------------------------------\");\n            \t\t$display(\"-              Total Error: %0d               -\", total_error);\n            \t\t$display(\"------------------------------------------------\");\n            \tend\n\n                $finish;\n            end\n        end\n//assert (W<10) else $display(\"ERROR,at cycle %-d,  W = %d >10\",cycle,W);\n//assert (J<10) else $display(\"ERROR,at cycle %-d,  J = %d >10\",cycle,J);\n    end\nend\n\n\nendmodule\n\n", "auxiliary_files": {"cost_rom": "pattern 1\nmin_cost 119\nmatch_count 3\n11 25 53 41 59 32 25 59\n 4 11 25 11 59 31 53 11\n11 59 15 11 15 15 53 53\n 4 59 32 34 53 41 34 59\n15 32 41 34  4 59 34 32\n41 59 59  4  4 41 34 34\n53 31 25 41 59 32 31 53\n11 31 25 11 34 34 53 32\n\npattern 2\nmin_cost 250\nmatch_count 6\n54 59 59 59 32 40 62 40\n54 32 32 79 32 38 32 62\n54 54 30 38 32 38 59 54\n30 59 32 32 62 40 45 79\n32 32 38 32 62 38 62 32\n79 45 32 62 32 32 32 59\n32 38 32 59 54 30 30 45\n30 79 32 32 62 30 45 32\n\n\npattern 3\nmin_cost 485\nmatch_count 9\n81 60 60 65 96 60 65 96\n96 60 66 96 60 60 60 81\n96 66 60 99 60 81 65 65\n66 96 80 99 81 81 96 60\n81 96 65 96 60 96 60 81\n60 96 80 96 80 60 81 60\n99 60 99 65 80 80 81 66\n65 60 60 99 99 80 60 96\n\n"}}
{"task_id": "Q5_JAM", "description": "\n---\n\n# Human Version \u2014 Job Assignment Machine (JAM): Complete Design Specification\n\n## 1) Problem Overview\n\nImplement a hardware **Job Assignment Machine (JAM)** that, for **n = 8** workers and **8** jobs, **exhaustively enumerates all assignments** (permutations) to:\n\n1. find the **minimum total cost**, and\n2. report the **number of assignments** that achieve that minimum.\n\nThe per-worker per-job **costs are stored in a synchronous 8\u00d78 cost ROM** accessed via index signals. JAM repeatedly queries this ROM while iterating through all permutations. When done, it outputs `MinCost`, `MatchCount`, and asserts `Valid` for one clock to indicate results are ready (the testbench ends on the next cycle).&#x20;\n\n---\n\n## 2) Top-Level Module & I/O\n\n**Module name:** `TOP`\n\n**Clocking & reset:**\n\n* `CLK`: rising-edge synchronous.\n* `RST`: **active-high, Synchronous** reset; testbench holds high for \\~2 cycles then deasserts. While `RST=1`, internal state is cleared and no valid result is presented.&#x20;\n\n**Ports (widths & meaning):**\n\n* `input  CLK` (1): system clock, posedge trigger.\n* `input  RST` (1): Synchronous active-high reset.\n* `output reg [2:0] W` (3): worker index selector (**0..7**) into cost ROM row.\n* `output reg [2:0] J` (3): job index selector (**0..7**) into cost ROM column.\n* `input  [6:0] Cost` (7): **unsigned** cost returned by the ROM (range **0..100**).\n* `output reg [3:0] MatchCount` (4): number of assignments achieving the minimum (0..15; guaranteed to fit).\n* `output reg [9:0] MinCost` (10): **unsigned** minimum total cost; testbench guarantees the true minimum \u2264 **1024**.\n* `output reg Valid` (1): **1-cycle pulse** indicating `MinCost` and `MatchCount` are final and valid.&#x20;\n\n---\n\n## 3) External Cost ROM Interface & Timing\n\n* The 8\u00d78 cost table is provided as a synchronous read memory (\u201c`cost_rom`\u201d).\n* **Addressing:** Drive `(W,J)` with values in **0..7**.\n* **Read latency:** The **Cost** value reflects the **(W,J)** that were presented **in the preceding cycle**; i.e., apply `W`/`J` during cycle **t**, sample the corresponding `Cost` at the **rising edge of cycle t+1** (typical synchronous read). Keep `W`/`J` stable through the driving cycle to meet setup/hold.\n* **Reuse:** The same ROM entries may be read any number of times; there is no side effect.\n* **Waveforms:** Input (W,J\u2192Cost) and output (`MinCost/MatchCount` with `Valid`) timing follow the figures in the brief; here we formalize: `Valid` is asserted for **exactly one** clock when the final numbers are present; the testbench terminates on the following cycle.&#x20;\n\n---\n\n## 4) Required Functionality\n\n### 4.1 Exhaustive Enumeration\n\n* Consider the set of job indices **\\[0..7]**.\n* An **assignment** is a **permutation P** of \\[0..7] where worker **W=k** is assigned job **J=P\\[k]**.\n* There are **8!** assignments; JAM must **evaluate every one** (no pruning).&#x20;\n\n### 4.2 Total Cost of an Assignment\n\nFor a given permutation **P**, compute:\n\n$$\n\\text{TotalCost}(P) = \\sum_{k=0}^{7} \\text{Cost}(W=k,\\;J=P[k]).\n$$\n\nEach term is obtained by a ROM read at address `(W=k, J=P[k])`. Accumulate the 8 terms to get the assignment\u2019s total.&#x20;\n\n### 4.3 Global Results\n\n* **MinCost:** the minimum of `TotalCost(P)` over all permutations.\n* **MatchCount:** how many distinct permutations achieve that **MinCost**.\n* When the search completes, drive `MinCost`, `MatchCount`, and assert `Valid=1` for **one** clock.&#x20;\n\n---\n\n## 5) Permutation Generation (Lexicographic \u201cnext-permutation\u201d)\n\nYou may generate all permutations by any correct method. For determinism and simplicity, the brief describes the **lexicographic next-permutation** routine (not the only allowable method). One standard formulation:\n\n1. **Find pivot:** Scan from the right to find the **first i** with `a[i] < a[i+1]`. If none, the current sequence is the last permutation.\n2. **Find successor:** In the suffix `a[i+1..end]`, find the **smallest element > a\\[i]**; call its position `j`.\n3. **Swap & reverse:** Swap `a[i]` and `a[j]`, then **reverse** the suffix `a[i+1..end]`. The result is the **next** permutation in lexicographic order.\n\nStart from the sorted sequence `[0,1,2,3,4,5,6,7]` and iterate until all permutations are covered. (Example reasoning and a 7-element demonstration are provided in the brief; the above steps capture the required behavior.)&#x20;\n\n---\n\n## 6) Control & Output Protocol\n\n1. **Reset phase:** With `RST=1`, clear internal state (counters, trackers, permutation registers, pipelines). No `Valid` pulse.\n2. **Run phase:** After `RST` deasserts, begin exhaustive enumeration and ROM queries; accumulate and track the minimum and its multiplicity.\n3. **Finalize:** Once all permutations are evaluated, present `MinCost`/`MatchCount` and assert `Valid=1` for a **single** clock. The testbench stops in the **next** cycle.&#x20;\n\n---\n\n## 7) Data Ranges & Types\n\n* **Cost:** `0..100` (unsigned 7-bit), provided by the ROM.\n* **MinCost:** unsigned 10-bit; true minimum is guaranteed \u2264 **1024**.\n* **MatchCount:** unsigned 4-bit (0..15); wide enough for all supplied patterns.\n* **Indices:** `W`, `J` are 3-bit unsigned (`0..7`).&#x20;\n\n---\n\n## 8) Design Constraints & Notes\n\n* **Must not** hard-code or special-case any known test patterns; solutions that detect pattern IDs or embed precomputed answers are disallowed.\n* The lexicographic algorithm is **suggested** but **not mandatory**\u2014any correct exhaustive enumeration is acceptable.\n* The port names and widths are **fixed** as specified; do not change them.\n* Synthesis, SDF, and tool command details belong to appendices and are **out of scope** here.&#x20;\n\n---\n", "rtl_code": "\nmodule TOP(clk, rst, gray_data, gray_valid, CNT_valid, CNT1, CNT2, CNT3, CNT4, CNT5, CNT6,\n    code_valid, HC1, HC2, HC3, HC4, HC5, HC6, M1, M2, M3, M4, M5, M6);\n\ninput             clk;\ninput             rst;\ninput             gray_valid;\ninput       [7:0] gray_data;\noutput reg        CNT_valid;\noutput   [7:0] CNT1, CNT2, CNT3, CNT4, CNT5, CNT6;\noutput reg        code_valid;\noutput  [7:0] HC1, HC2, HC3, HC4, HC5, HC6;\noutput  [7:0] M1, M2, M3, M4, M5, M6;\n\n\n\n\ninteger i, j;\nreg [1:0] state_w,state_r;\nreg [7:0] CNT_array [6:1];\nreg [7:0] HC_array  [6:1];\nreg [7:0] M_array   [6:1];\nreg [7:0] counter ; \n\nreg [7:0] min1, min2;\nreg [2:0] min1_index, min2_index;\nreg [3:0] group1_index, group2_index;\nreg [3:0] CNT_group [6:1];\nreg [3:0] group_count;\n\n\nassign CNT1 = CNT_array[1];\nassign CNT2 = CNT_array[2];\nassign CNT3 = CNT_array[3];\nassign CNT4 = CNT_array[4];\nassign CNT5 = CNT_array[5];\nassign CNT6 = CNT_array[6];\n\n\n\nassign M1 = 8'b1111_1111 >> (8-M_array[1]);\nassign M2 = 8'b1111_1111 >> (8-M_array[2]);\nassign M3 = 8'b1111_1111 >> (8-M_array[3]);\nassign M4 = 8'b1111_1111 >> (8-M_array[4]);\nassign M5 = 8'b1111_1111 >> (8-M_array[5]);\nassign M6 = 8'b1111_1111 >> (8-M_array[6]);\n\nassign HC1 = HC_array[1] >> (8-M_array[1]);\nassign HC2 = HC_array[2] >> (8-M_array[2]);\nassign HC3 = HC_array[3] >> (8-M_array[3]);\nassign HC4 = HC_array[4] >> (8-M_array[4]);\nassign HC5 = HC_array[5] >> (8-M_array[5]);\nassign HC6 = HC_array[6] >> (8-M_array[6]);\n\nlocalparam  ACCEPT = 0, FIND_MIN1 = 1, COMPARE = 2, FINAL = 3;\n\nalways@(posedge clk or posedge rst) begin\n    if (rst) begin\n        min1_index <= 0;\n        min2_index <= 0;\n        group1_index <= 0;\n        group2_index <= 0;\n        for(i = 1; i <= 6 ; i = i+1) begin\n            HC_array[i] <= 0;\n            M_array [i] <= 0;\n            CNT_group[i] <= i;\n            CNT_array[i] <= 0;\n        end\n        CNT_valid <= 0;\n        code_valid <= 0;\n        counter <= 0;\n        min1    <= 255;\n        min2    <= 255;\n        group_count <= 7;\n        state_r <= ACCEPT;\n    end\n    else begin\n        state_r <= state_w;\n\n        case(state_r)\n    \n            ACCEPT:begin\n                counter <= (counter==2)? 2 : counter + 1;  \n\t\t        if(gray_valid)\n                \tCNT_array[gray_data] <= CNT_array[gray_data] + 8'd1;\n                if((!gray_valid && counter==2)) begin\n                    CNT_valid    <= 1;\n                    counter      <= 1;\n                end\n            end\n\n            FIND_MIN1:begin   //bubble sort\n                CNT_valid    <= 0    ;\n                if(CNT_array[counter] < min1 || (CNT_array[counter] == min1) && (CNT_group[counter] == (group_count-1)) )begin\n                    min1 <= CNT_array[counter];\n                    min1_index <= counter;\n                    group1_index <= CNT_group[counter];\n\n                    min2 <= min1;\n                    min2_index <= min1_index;\n                    group2_index <= group1_index;\n                end\n                if(CNT_array[counter] <= min2 && CNT_array[counter] >= min1 )begin\n                    min2 <= CNT_array[counter];\n                    min2_index <= counter;\n                    group2_index <= CNT_group[counter];\n                end\n                counter <= (counter==6)? 1 : counter+1;\n            end\n\n            COMPARE:begin  \n                for(i = 1; i <= 6 ; i = i+1) begin\n                    if(CNT_group[i] == group1_index) begin\n                        M_array[i] <= M_array[i] + 1;\n                        HC_array[i] <= { 1'b1 , HC_array[i][7:1] };\n                        CNT_group[i] <= group_count;\n                    end\n\t\t        if(CNT_group[i] == group2_index) begin\n                        M_array[i] <= M_array[i] + 1;\n                        HC_array[i] <= { 1'b0 , HC_array[i][7:1] };\n                        CNT_group[i] <= group_count;\n                    end\n                end\n                \n                CNT_array[min2_index] <= CNT_array[min1_index] + CNT_array[min2_index];\n                CNT_array[min1_index] <= 255; \n                group_count <= group_count + 1;\n                min1 <= 255;\n                min2 <= 255;\n            end\n\n            FINAL:begin\n                code_valid <= 1;\n            end\n\n        endcase\n\n    end\nend\n\n\n\n\nalways@(*)begin\n    case(state_r)\n        ACCEPT: state_w = (!gray_valid && counter==2)? FIND_MIN1 : ACCEPT ;\n        FIND_MIN1: state_w = (counter==6)? COMPARE : FIND_MIN1;\n        COMPARE: state_w = (CNT_array[min1_index] + CNT_array[min2_index] == 100)? FINAL : FIND_MIN1;\n        FINAL: state_w = FINAL;\n\n    endcase\n\nend\n\n\nendmodule\n", "testbench": "\n`timescale 1ns/10ps\n`define CYCLE 10               // clk period. DO NOT modify period\n`define tb1\n\n`ifdef tb1\n  `define PAT \"./00_TB/pattern1.dat\"\n  `define EXP \"./00_TB/golden1.dat\"\n`endif\n\n`ifdef tb2\n  `define PAT \"./00_TB/pattern2.dat\"\n  `define EXP \"./00_TB/golden2.dat\"\n`endif\n\n`ifdef tb3\n  `define PAT \"./00_TB/pattern3.dat\"\n  `define EXP \"./00_TB/golden3.dat\"\n`endif\n\n\nmodule test;\nreg clk;\nreg rst;\nreg [7:0] pat_mem [0:99];\nreg [7:0] exp_mem [0:17];\nreg gray_valid;\nreg [7:0] gray_data;\ninteger i;\n\n\nwire CNT_valid;\nwire [7:0] CNT [1:6];\nwire code_valid;\nwire [7:0] HC [1:6];\nwire [7:0] M [1:6]; \n\nreg flag1; // CNT PASS or not\nreg flag2; // HC PASS or not\nreg flag3; // M PASS or not\nreg done1;\n\nwire [47:0] CNT_G, CNT_EXP;\nwire [47:0] HC_G, HC_EXP;\nwire [47:0] M_G, M_EXP;\n\n// initial begin\n// $fsdbDumpfile(\"top.fsdb\");\n// $fsdbDumpvars(0, test);\n// end\n\nlocalparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n`ifdef SDF\n\tinitial $sdf_annotate(SDFFILE, TOP);\n`endif\n\nTOP TOP(.clk(clk), .rst(rst), .gray_valid(gray_valid), .gray_data(gray_data),\n    .CNT_valid(CNT_valid), \n    .CNT1(CNT[1]),   // should compare with exp_mem[0]\n    .CNT2(CNT[2]),   // should compare with exp_mem[1]\n    .CNT3(CNT[3]),   // should compare with exp_mem[2]\n    .CNT4(CNT[4]),   // should compare with exp_mem[3]\n    .CNT5(CNT[5]),   // should compare with exp_mem[4]\n    .CNT6(CNT[6]),   // should compare with exp_mem[5]\n    .code_valid(code_valid), \n    .HC1(HC[1]),   // should compare with exp_mem[6]\n    .HC2(HC[2]),   // should compare with exp_mem[7]\n    .HC3(HC[3]),   // should compare with exp_mem[8]\n    .HC4(HC[4]),   // should compare with exp_mem[9]\n    .HC5(HC[5]),   // should compare with exp_mem[10]\n    .HC6(HC[6]),   // should compare with exp_mem[11]\n    .M1(M[1]),   // should compare with exp_mem[12]\n    .M2(M[2]),   // should compare with exp_mem[13]\n    .M3(M[3]),   // should compare with exp_mem[14]\n    .M4(M[4]),   // should compare with exp_mem[15]\n    .M5(M[5]),   // should compare with exp_mem[16]\n    .M6(M[6]) ); // should compare with exp_mem[17]\n\nassign CNT_G = {CNT[1], CNT[2], CNT[3], CNT[4], CNT[5], CNT[6]};\nassign CNT_EXP = {exp_mem[0], exp_mem[1], exp_mem[2], exp_mem[3], exp_mem[4], exp_mem[5]};\nassign HC_G = {HC[1], HC[2], HC[3], HC[4], HC[5], HC[6]};\nassign HC_EXP = {exp_mem[6], exp_mem[7], exp_mem[8], exp_mem[9], exp_mem[10], exp_mem[11]};\nassign M_G = {M[1], M[2], M[3], M[4], M[5], M[6]};\nassign M_EXP = {exp_mem[12], exp_mem[13], exp_mem[14], exp_mem[15], exp_mem[16], exp_mem[17]};\n\ninitial $readmemh(`PAT, pat_mem);\ninitial $readmemh(`EXP, exp_mem);\ninitial $display(\"%s and %s were used for this simulation.\", `PAT, `EXP);   //\n\ninitial clk = 1'b0;\n\nalways begin #(`CYCLE/2) clk = ~clk; end\n\ninitial begin\n  #0 rst = 1'b0;\n  #`CYCLE rst = 1'b1;\n  #(`CYCLE*2) rst = 1'b0;\nend\ninitial begin\n    $display(\" Cycle Period = %0f ns\", `CYCLE);\nend\ninitial begin\n  #0 gray_valid = 1'b0;\n     i = 0;\n  #(`CYCLE*5);\n  @(negedge clk) gray_valid = 1'b1;\n  gray_data = pat_mem[i];\n  for (i=1;i<100;i=i+1)\n    @(negedge clk) gray_data = pat_mem[i];\n  @(negedge clk) gray_valid = 1'b0;\n       gray_data = 8'b0;\nend\n\nreg out_end;\ninteger exe_cycle;\ninteger total_error;\n\nalways@(negedge clk) begin\n  if (rst) begin\n    done1 <= 1'b0;\n    flag1 <= 1'b0;\n    flag2 <= 1'b0;\n    flag3 <= 1'b0;\n    out_end <= 1'b0;\n    total_error = 0;\n    \n  end else begin\n\n    if(CNT_valid == 1'b1) begin\n      if (CNT_G == CNT_EXP) begin     // flag1 1 means PASS, 0 means ERROR\n        $display(\"Check CNT : PASS\");\n        flag1 <= 1'b1;\n      end else begin\n        $display(\"Check CNT : ERROR. Please fixed it first!\");\n        $display(\"Simulation stop here.\");\n        $finish;\n      end\n      done1 <= 1'b1;\n    end\n\n    if(code_valid == 1'b1) begin\n\n      case ({(HC_G == HC_EXP),(M_G == M_EXP)})   // (HC_G == HC_EXP) true means HC PASS\n        2'b00: begin                             // (M_G == M_EXP) true means M PASS\n                 $display(\"Check HC : ERROR\");\n                 $display(\"Check M : ERROR\");\n                //  $display(\"Simulation stop here.\");\n                 total_error = 1;\n                 out_end <= 1'b1;\n                //  $finish;\n               end\n        2'b01: begin\n                 $display(\"Check HC : ERROR\");\n                 $display(\"Check M : PASS\");\n                 total_error = 1;\n                 out_end <= 1'b1;\n                //  $display(\"Simulation stop here.\");\n\n                //  $finish;\n               end\n        2'b10: begin\n                 $display(\"Check HC : PASS\");\n                 $display(\"Check M : ERRPR\");\n                 total_error = 1;\n                 out_end <= 1'b1;\n                //  $display(\"Simulation stop here.\");\n                //  $finish;\n               end\n        2'b11: begin\n                 $display(\"Check HC : PASS\");\n                 $display(\"Check M : PASS\");\n                 if(flag1 == 1'b1)\n                   $display(\"You PASS the contest now.\");\n                 else\n                   $display(\"Where are those CNT output?\");\n                   out_end <= 1'b1;\n                //  $finish;\n                 //$stop;\n               end\n        endcase\n    end\n\n  end\nend\n\n\n\ninitial begin\n  repeat(5)@(negedge clk);\n\texe_cycle = 0;\n\twhile(!out_end) begin\n\t\texe_cycle = exe_cycle + 1;\n\t\t@(negedge clk);\n\tend\n  $display(\"----------------------------------------------\");\n  $display(\"------------total time: %0d cycles-----------------\", exe_cycle);\n  $display(\"----------------------------------------------\");\n\tif(total_error == 0) begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"----------------All tests PASS!-----------------\");\n\t\t$display(\"------------------------------------------------\");\n\tend else begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"-              Total Error: %0d               -\", total_error);\n\t\t$display(\"------------------------------------------------\");\n\tend\n\t\n\t$finish;\nend\n\n\n\n/*\ninitial begin\n  for (i=0; i<100; i=i+1) begin\n    $display(\"%3d %h\", i, pat_mem[i]);\n  end\n  $display(\"--------------------------------------\");\n  for( i=0; i<18; i=i+1) begin\n    $display(\"%3d %h\", i, exp_mem[i]);\n  end\nend\n*/\n\nendmodule\n\n", "auxiliary_files": {"pattern3.dat": "6\n6\n6\n3\n4\n3\n6\n6\n4\n3\n3\n2\n2\n6\n6\n6\n3\n3\n2\n2\n6\n3\n3\n6\n1\n6\n3\n5\n4\n3\n4\n3\n5\n3\n1\n3\n5\n3\n5\n1\n6\n6\n3\n3\n3\n4\n6\n6\n5\n3\n3\n6\n3\n3\n3\n3\n1\n6\n5\n6\n6\n1\n6\n3\n5\n6\n2\n4\n3\n4\n2\n6\n1\n3\n5\n6\n3\n5\n3\n4\n6\n6\n6\n3\n3\n3\n1\n1\n1\n6\n3\n2\n6\n5\n6\n3\n3\n3\n3\n6\n\n", "golden1.dat": "03   // CNT1\n06   // CNT2\n02   // CNT3\n33   // CNT4\n0D   // CNT5\n19   // CNT6\n1E   // HC1\n0E   // HC2\n1F   // HC3\n00   // HC4\n06   // HC5\n02   // HC6\n1F   // M1\n0F   // M2\n1F   // M3\n01   // M4\n07   // M5\n03   // M6\n\n", "pattern2.dat": "2\n5\n2\n6\n2\n2\n6\n5\n2\n2\n1 \n6\n1 \n6\n2\n5\n2\n6\n2\n2\n6\n6\n3\n6\n2\n3\n4\n6\n6\n2\n6\n2\n2\n2\n2\n2\n6\n2\n3\n4\n6\n2\n1 \n3\n1 \n2\n6\n6\n4\n6\n4\n2\n3\n2\n6\n2\n4\n4\n6\n2\n2\n3\n4\n6\n6\n5\n1 \n2\n2\n6\n6\n6\n2\n1 \n1 \n2\n2\n1 \n6\n6\n1 \n2\n1 \n4\n2\n2\n2\n6\n2\n4\n2\n6\n2\n2\n2\n2\n6\n4\n6\n6\n\n", "golden3.dat": "09   // CNT1\n07   // CNT2\n24   // CNT3\n08   // CNT4\n0A   // CNT5\n1E   // CNT6\n01   // HC1\n03   // HC2\n01   // HC3\n02   // HC4\n00   // HC5\n01   // HC6\n0F   // M1\n0F   // M2\n01   // M3\n0F   // M4\n0F   // M5\n03   // M6\n\n", "pattern1.dat": "4\n6\n4\n5\n4\n4\n6\n4\n3\n4\n4\n4\n4\n6\n4\n4\n5\n5\n4\n6\n4\n6\n6\n6\n4\n4\n4\n2\n5\n4\n4\n6\n4\n4\n6\n4\n4\n4\n6\n4\n4\n5\n4\n6\n5\n4\n4\n4\n4\n1\n4\n2\n4\n2\n4\n2\n5\n4\n4\n6\n4\n4\n5\n4\n5\n4\n1\n4\n4\n3\n4\n4\n1\n4\n6\n2\n6\n6\n5\n6\n6\n5\n6\n6\n4\n6\n6\n6\n6\n4\n4\n6\n4\n4\n5\n4\n6\n2\n4\n5\n\n", "golden2.dat": "0A   // CNT1\n28   // CNT2\n06   // CNT3\n0A   // CNT4\n04   // CNT5\n1E   // CNT6\n03   // HC1\n01   // HC2\n0A   // HC3\n04   // HC4\n0B   // HC5\n00   // HC6\n07   // M1\n01   // M2\n1F   // M3\n0F   // M4\n1F   // M5\n03   // M6\n\n"}}
{"task_id": "Q6_DT", "description": "\n# Human Version \u2014 Distance Transform (DT): Complete Design Specification\n\n## 1) Problem Description\n\nDesign a hardware **Distance Transform (DT)** engine that reads a **binary 128\u00d7128 image** from a host **input ROM (`sti_ROM`)**, computes an **8-distance (chessboard) transform**, and writes the resulting **8-bit grayscale 128\u00d7128 image** to a host **output RAM (`res_RAM`)**. When the full frame is written, assert `done=1`. The object pixels are denoted by **1**, background by **0**; test data guarantee the object region does **not** touch the outermost border ring.&#x20;\n\n---\n\n## 2) Top-Level Module & I/O\n\n**Top module name:** `TOP`  (Verilog: `module TOP (...);`)\n\n**Clocking & rst**\n\n* `clk`: rising-edge synchronous.\n* `rst`: **active-high, Synchronous**. While `rst=1`, clear state and do not produce valid writes/`done`. The testbench holds `rst=1` for \\~2 cycles then deasserts to `0`.&#x20;\n\n**Ports (fixed names, widths, semantics)**\n\n| Signal                                           | Dir | Width | Meaning                                                                                                                                      |\n| ------------------------------------------------ | --: | ----: | -------------------------------------------------------------------------------------------------------------------------------------------- |\n| `clk`                                            |   I |     1 | System clock (posedge).                                                                                                                      |\n| `rst`                                          |   I |     1 | **Active-high sync rst**                                                                                          |\n| `sti_rd`                                         |   O |     1 | `sti_ROM` **read enable**; when High at **negedge**, data appears immediately on `sti_di`.                                                   |\n| `sti_addr`                                       |   O |    10 | `sti_ROM` **address** (0..1023). **At most one** address read per cycle. Keep stable across the servicing **negedge**.                       |\n| `sti_di`                                         |   I |    16 | `sti_ROM` **read data**: 16 packed binary pixels.                                                                                            |\n| `res_wr`                                         |   O |     1 | `res_RAM` **write enable**; when High at **posedge**, write `res_do` to `res_addr`.                                                          |\n| `res_rd`                                         |   O |     1 | `res_RAM` **read enable**; when High at **negedge**, data appears immediately on `res_di`.                                                   |\n| `res_addr`                                       |   O |    14 | `res_RAM` address (0..16383). **At most one** read and **at most one** write address serviced per cycle (read at negedge, write at posedge). |\n| `res_do`                                         |   O |     8 | `res_RAM` **write data** (grayscale).                                                                                                        |\n| `res_di`                                         |   I |     8 | `res_RAM` **read data**.                                                                                                                     |\n| `done`                                           |   O |     1 | Assert High **after** all result pixels are written; 1 indicates completion; host then checks results and ends simulation.                   |\n| (Ports and timing semantics per problem brief.)  |     |       |                                                                                                                                              |\n\n---\n\n## 3) External Memories: Mapping & Timing\n\n### 3.1 Input binary image ROM \u2014 `sti_ROM` (read-only)\n\n* **Image size:** 128\u00d7128 = 16,384 pixels, **1 bit per pixel**.\n* **ROM geometry:** width **16 bits**, depth **1024** addresses.\n* **Address-to-pixel mapping (row-major):** address `a` holds **pixels \\[16a .. 16a+15]** corresponding to a **left-to-right** run in the raster order, then top-to-bottom across rows. Treat the 16-bit word as a 16-pixel pack. (The testbench uses this contiguous, row-major packing.)\n* **Timing:** On **each negative clock edge**, if `sti_rd=1`, `sti_di` **immediately** drives the data of the address on `sti_addr` (no additional latency). If `sti_rd=0`, no action. **Issue at most one ROM address per cycle**; keep `sti_addr` stable through the servicing **negedge**.&#x20;\n\n### 3.2 Output grayscale image RAM \u2014 `res_RAM` (read/write)\n\n* **Result size:** 128\u00d7128 = 16,384 pixels, **8 bits per pixel**.\n* **Addressing (row-major):** write pixels **left-to-right, top-to-bottom** to addresses **0..16383**. You may also re-use `res_RAM` as scratch during computation.\n* **Timing:**\n\n  * **READ:** If `res_rd=1` on a **negedge**, `res_di` **immediately** reflects `res_addr` (no extra latency).\n  * **WRITE:** If `res_wr=1` on a **posedge**, `res_do` is written to `res_addr`.\n  * In a given cycle you may perform **one read (at negedge)** and **one write (at posedge)**.&#x20;\n\n---\n\n## 4) Algorithm \u2014 8-Distance (Chessboard) Transform\n\nWe compute, for each **object pixel** (input bit = 1), the **minimum chessboard distance** to any **background pixel** (input bit = 0), using a **forward pass** then a **backward pass** over the raster. Background pixels remain 0. (The object region never touches the outermost image border.)&#x20;\n\n**Coordinate & neighborhood notation**\nAt location `(x,y)`, define neighbors:\n\n* **Forward window:** `NW, N, NE, W`\n* **Backward window:** `E, SE, S, SW`\n  (These are the four preceding neighbors in the forward scan and the four succeeding neighbors in the backward scan, respectively.)&#x20;\n\n**Initialization**\nSet each pixel to **1** if object, **0** if background (i.e., use the binary input as initial scalar field).&#x20;\n\n**Forward pass (scan left\u2192right, top\u2192bottom)**\nFor every **object** pixel `p(x,y)` (the red \u201ccenter\u201d in the figure), compute\n`x = min( NW, N, NE, W )`, then **update** `p(x,y) \u2190 x + 1`.\n(Background pixels keep value 0.)&#x20;\n\n**Backward pass (scan right\u2192left, bottom\u2192top)**\nFor every **object** pixel `p(x,y)`, compute\n`z = min( E, SE, S, SW )`, then `y = min( p(x,y), z + 1 )`, and **update** `p(x,y) \u2190 y`.\nAfter this pass, `p` holds the chessboard distance to the nearest background pixel.&#x20;\n\n---\n\n## 5) System-Level Operation Sequence & Control\n\n1. **rst** (`rst=1` for \\~2 cycles): clear all internal state; no reads/writes; `done=0`.\n2. **ROM read / compute:** after `rst` deasserts (`rst=0`), drive `sti_rd/sti_addr` to fetch binary data packs from `sti_ROM` and perform the DT algorithm. You **may** use `res_RAM` as temporary storage via `res_rd/res_wr` during forward/backward passes.\n3. **Write-out:** write the **final 8-bit result image** to `res_RAM` **row-major** via `res_wr/res_addr/res_do` (write on posedges).\n4. **Finish:** after all 16,384 result pixels are written, **assert `done=1`**; the host immediately starts result checking and ends the simulation on completion.&#x20;\n\n---\n\n## 6) Constraints & Notes\n\n* **Do not** modify testbench or memory modules; observe the **exact** port names, widths, and edge-sensitive protocols above.\n* **Throughput/latency** are not constrained by the spec beyond the memory protocols; any correct micro-architecture is acceptable (single/dual pass buffering, streaming or tiled, etc.).\n* **Boundary safety**: the input guarantees the object region does **not** touch the outermost border, simplifying neighborhood access during forward/backward scans.&#x20;\n\n---\n", "rtl_code": "module TOP(\n\tinput \t\t\tclk, \n\tinput\t\t\trst,\n\toutput\treg\t\tdone , \n\toutput\t\t\tsti_rd ,\n\toutput\treg [9:0]\tsti_addr ,\n\tinput\t[15:0]\tsti_di,\n\toutput\t\t\tres_wr ,\n\toutput\t\t\tres_rd ,\n\toutput\treg [13:0]\tres_addr ,\n\toutput\treg [7:0]\tres_do,\n\tinput\t\t[7:0]\tres_di\n);\n\ninteger i;\n\nreg [15:0] idata_buf;\nreg [3:0] dup_cnt;\nreg [2:0] cnt_calc;\nreg flag_fb;\n\nreg [6:0] y, x ;\n\nreg [7:0] mini;\nreg [7:0] res_input_buf;\n//================================================================\n//  FSM\n//================================================================\nparameter IDLE = 0, INPUT = 1, COMP = 2, OUTPUT = 3, READMEM = 4, DELAY = 5, COPY = 6, FINISH = 7;\n\nreg [2:0] state_r, state_w;\n\nalways @( posedge clk or negedge rst ) begin\n\tif( !rst ) state_r <= IDLE;\n\telse state_r <= state_w;\nend\n\nalways @( * ) begin\n\tcase( state_r ) \n\t\tIDLE: state_w = INPUT;\n\t\tINPUT: state_w = COPY;\n\t\tCOPY: begin\n\t\t\tif( dup_cnt == 0 ) begin\n\t\t\t\tif( sti_addr == 1023 ) state_w = READMEM;\n\t\t\t\telse state_w = INPUT;\n\t\t\tend\n\t\t\telse state_w = COPY;\n\t\tend\n\t\tREADMEM: begin\n\t\t\tif ( res_addr == 0 && flag_fb ) state_w = FINISH;\n\t\t\telse if( res_addr == 16383 && !flag_fb ) state_w = DELAY;\n\t\t\telse state_w = ( res_di != 0 )? COMP : READMEM;\n\t\tend\n\t\tCOMP: state_w = ( cnt_calc == 4 )? OUTPUT : COMP ;\n\t\tOUTPUT: state_w = READMEM;\n\t\tDELAY: state_w = READMEM;\n\t\tFINISH: state_w = FINISH;\n\t\tdefault: state_w = IDLE;\n\tendcase\t\nend\n\n//================================================================\n//  INPUT\n//================================================================\nassign sti_rd = ( state_r == INPUT );\n\nalways @(posedge clk or negedge rst ) begin\n\tif( !rst ) idata_buf <= 0;\n\telse if( state_r == INPUT ) begin\n\t\tfor( i=0; i<16; i=i+1 ) idata_buf[15-i] <= sti_di[i];\n\tend\nend\n\nalways @(posedge clk or negedge rst) begin\n\tif(!rst) res_input_buf <= 0;\n\telse if(state_r == READMEM) res_input_buf <= res_di;\nend\n//================================================================\n//  OUTPUT\n//================================================================\nalways @( posedge clk or negedge rst ) begin\n\tif( !rst ) sti_addr <= 0;\n\telse if( state_r == COPY && dup_cnt == 0 ) sti_addr <= sti_addr + 1;\nend\n\nwire [3:0] addr_tmp;\nassign addr_tmp  = dup_cnt-1;\n\nalways @( * ) begin\n\tcase( state_r )\n\t\tCOPY:  res_do = idata_buf[addr_tmp];\n\t\tOUTPUT: begin\n\t\t\tif( flag_fb ) begin\n\t\t\t\t\tif( res_input_buf > mini+1 ) res_do = mini + 1;\n\t\t\t\t\telse res_do = res_input_buf;\n\t\t\tend\n\t\t\telse\tres_do = mini + 1;\n\t\tend\n\t\tdefault: res_do = 0;\n\tendcase\nend\n\nalways @(posedge clk or negedge rst ) begin\n\tif( !rst ) dup_cnt <= 0;\n\telse if( state_w == COPY ) dup_cnt <= dup_cnt + 1;\n\telse dup_cnt <= 0; \nend\n\nreg [13:0] addr_forw[3:0];\n\nalways @( * ) begin\n\tif( !flag_fb ) begin\n\t\taddr_forw[0] = {y-7'd1, x-7'd1} ;\n\t\taddr_forw[1] = {y-7'd1, x     } ;\n\t\taddr_forw[2] = {y-7'd1, x+7'd1} ;\n\t\taddr_forw[3] = {y     , x-7'd1} ;\n\tend\n\telse begin\n\t\taddr_forw[0] = {y     , x+7'd1} ;\n\t\taddr_forw[1] = {y+7'd1, x-7'd1} ;\n\t\taddr_forw[2] = {y+7'd1, x     } ;\n\t\taddr_forw[3] = {y+7'd1, x+7'd1} ;\n\tend\nend\t\n\n\nalways @(posedge clk or negedge rst ) begin\n\tif( !rst ) \t\t\t\t\t\t\tres_addr <= 0;\n\telse if( state_w == COPY ) \tres_addr <= {sti_addr,dup_cnt};\n\telse if( state_w == READMEM ) \tres_addr <= {y,x};\n\telse if( state_w == COMP ) \t\tres_addr <= ( flag_fb )? addr_forw[cnt_calc] + 1:addr_forw[cnt_calc] - 1;\n\telse if( state_w == OUTPUT ) \tres_addr <= ( flag_fb )? {y,x} + 1:{y,x} - 1;\n\telse if( state_w == DELAY ) \t\tres_addr <= 16383;\nend\n\nalways @( posedge clk or negedge rst ) begin\n\tif( !rst ) done <= 0;\n\telse if( state_r == FINISH ) done <= 1;\nend\n\nassign res_wr = ( state_r == COPY || state_r == OUTPUT );\nassign res_rd = ( state_r == READMEM  || state_r == COMP   );\n\nassign fw_finish = flag_fb;\n//================================================================\n//  x && y\n//================================================================\nalways @(posedge clk or negedge rst) begin\n\tif(!rst) begin\n\t\tx <= 0; y <= 0;\n\tend\n\telse if( state_w == READMEM ) begin\n\t\tif( flag_fb ) begin\n\t\t\tx <= x - 1; y<= (x == 0)? y-1:y;\n\t\tend\n\t\telse begin\n\t\t\tx <= x + 1; y <= ( x == 127 )? y+1 : y; \n\t\tend\n\tend\n\telse if( state_w == DELAY ) begin\n\t\tx <= 127; y <= 127;\n\tend \nend\n\nalways @( posedge clk or negedge rst ) begin\n\tif(!rst) cnt_calc <= 0;\n\telse if( state_w == COMP ) cnt_calc <= cnt_calc + 1; \n\telse cnt_calc <= 0;\nend\n\n//================================================================\n//  flag\n//================================================================\nalways @(posedge clk or negedge rst ) begin\n\tif(!rst) flag_fb <= 0;\n\telse if( state_r == READMEM ) begin\n\t\tif( res_addr == 16383 ) flag_fb <= 1;\n\tend\nend\n\n//================================================================\n//  mini\n//================================================================\nalways @(posedge clk or negedge rst ) begin\n\tif(!rst) mini <= 0;\n\telse if( state_r == COMP ) begin\n\t\tif( cnt_calc == 1 ) mini <= res_di;\n\t\telse begin\n\t\t\tif( res_di < mini ) mini <= res_di;\n\t\tend\n\tend\nend\n\n \nendmodule\n", "testbench": "`timescale 1ns/10ps\n`define CYCLE      8.0          \t  // Modify your clock period here\n`define End_CYCLE  100000000             // Modify cycle times once your design need more cycle times!\n\n`define TB1\n`ifdef TB1\n\t`define PAT          \"./00_TB/dat/Geometry_sti.dat\"    \n\t`define FWEXP        \"./00_TB/dat/Geometry_fwexp.dat\"  \n\t`define BCEXP        \"./00_TB/dat/Geometry_bcexp.dat\"      \n`elsif TB2\n\t`define PAT          \"./00_TB/dat/ICC17_sti.dat\"    \n\t`define FWEXP        \"./00_TB/dat/ICC17_fwexp.dat\"\n\t`define BCEXP        \"./00_TB/dat/ICC17_bcexp.dat\"\n`endif\n\n\n\nmodule test;\n\nparameter N_PAT = 16383;\n\nreg   [7:0]   exp_fwpass    [0:N_PAT];\ninitial\t$readmemh (`FWEXP, exp_fwpass);\n\nreg   [7:0]   exp_bcpass    [0:N_PAT];\ninitial\t$readmemh (`BCEXP, exp_bcpass);\n\nwire\t\tfwpass_finish, done;\nwire\t\tsti_rd;\nwire\t[9:0]\tsti_addr;\nwire\t\tres_wr;\nwire\t\tres_rd;\nwire\t[13:0]\tres_addr;\nwire\t[7:0]\tres_do;\nwire\t[15:0]\tsti_di;\nwire\t[7:0]\tres_di;\n\ninteger\t\ti, fw_err, bc_err;\n\nreg\t\tfwpass_chk, bcpass_chk; \nreg\t[7:0]\texp_pat, rel_pat;\n\nreg\t[7:0]\tfwexp_pat, bcexp_pat;\n\nreg\t\tclk = 0;\nreg\t\trst;\n\n\nlocalparam SDFFILE = \"../02_SYN/Netlist/top_syn.sdf\";\n`ifdef SDF\n\tinitial $sdf_annotate(SDFFILE, TOP);\n`endif\n\n\nTOP TOP(\t.clk( clk ), .rst( rst ),\n\t\t\t.done( done ),\n\t\t\t.sti_rd( sti_rd ),\n\t\t\t.sti_addr( sti_addr ),\n\t\t\t.sti_di( sti_di ),\n\t\t\t.res_wr( res_wr ),\n\t\t\t.res_rd( res_rd ),\n\t\t\t.res_addr( res_addr ),\n\t\t\t.res_do( res_do ),\n\t\t\t.res_di( res_di ) );\n\t\t\t\nsti_ROM  u_sti_ROM(.sti_rd(sti_rd), .sti_data(sti_di), .sti_addr(sti_addr), .clk(clk), .rst(rst));\nres_RAM  u_res_RAM(.res_rd(res_rd), .res_wr(res_wr), .res_addr(res_addr), .res_datain(res_do), .res_dataout(res_di), .clk(clk));   \n\n\nalways begin #(`CYCLE/2) clk = ~clk; end\ninitial begin\n    $display(\" Cycle Period = %0f ns\", `CYCLE);\nend\ninitial begin\n\t`ifdef FSDB\n\t\t$fsdbDumpfile(\"top.fsdb\");\n\t\t$fsdbDumpvars(0, test);\n\t`elsif VCD\n\t\t$dumpfile(\"top.vcd\");\n\t\t$dumpvars;\n\t`endif\t\nend\n\ninitial begin  // data input\n\t$display(\"-----------------------------------------------------\\n\");\n \t$display(\"START!!! Simulation Start .....\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n   #1; rst = 1'b1; \n   @(negedge clk) #1; rst = 1'b0; \n   #(`CYCLE*3);    \n   @(negedge clk) #1;  rst = 1'b1; \nend\n\ninitial begin\n\t#(`End_CYCLE);\n\t$display(\"-----------------------------------------------------\\n\");\n\t$display(\"Error!!! There is something wrong with your code ...!\\n\");\n \t$display(\"------The test result is .....FAIL ------------------\\n\");\n \t$display(\"-----------------------------------------------------\\n\");\n \t$finish;\nend\n\n\n\ninitial begin // FW-PASS result compare\nfwpass_chk = 0;\n\t#(`CYCLE*3);\n\twait( fwpass_finish ) ;\n\tfwpass_chk = 1;\n\tfw_err = 0;\n\tfor (i=0; i <N_PAT ; i=i+1) begin\n\t\t\t\texp_pat = exp_fwpass[i];\n\t\t\t\trel_pat = u_res_RAM.res_M[i];\n\t\t\t\tif (exp_pat == rel_pat) begin\n\t\t\t\t\tfw_err = fw_err;\n\t\t\t\tend\n\t\t\t\telse begin \n\t\t\t\t\tfw_err = fw_err+1;\n\t\t\t\t\tif (fw_err <= 30) $display(\"FWPASS : Output pixel %d are wrong! the real output is %h, but expected result is %h\", i, rel_pat, exp_pat);\n\t\t\t\t\tif (fw_err == 31) begin $display(\"FWPASS : Find the wrong pixel reached a total of more than 30 !, Please check the code .....\\n\");  end\n\t\t\t\tend\n\t\t\t\tif( ((i%1000) === 0) || (i == 16383))begin  \n\t\t\t\t\tif ( fw_err === 0)\n      \t\t\t\t\t$display(\"FWPASS : Output pixel: 0 ~ %d are correct!\\n\", i);\n\t\t\t\t\telse\n\t\t\t\t\t$display(\"FWPASS : Output Pixel: 0 ~ %d are wrong ! The wrong pixel reached a total of %d or more ! \\n\", i, fw_err);\n\t\t\t\t\t\n  \t\t\t\tend\t\t\t\t\t\n\tend\nend \n\ninitial begin // BC-PASS result compare\nbcpass_chk = 0;\n\t#(`CYCLE*3);\n\twait( done ) ;\n\tbcpass_chk = 1;\n\tbc_err = 0;\n\tfor (i=0; i <N_PAT ; i=i+1) begin\n\t\t\t\texp_pat = exp_bcpass[i]; \n\t\t\t\trel_pat = u_res_RAM.res_M[i];\n\t\t\t\tif (exp_pat == rel_pat) begin\n\t\t\t\t        bc_err = bc_err;\n\t\t\t\tend\n\t\t\t\telse begin \n\t\t\t\t\tbc_err = bc_err+1;\n\t\t\t\t\tif (bc_err <= 16384) $display(\" Output pixel %d are wrong!the real output is %h, but expected result is %h\", i, rel_pat, exp_pat);\n\t\t\t\t\tif (bc_err == 31) begin $display(\" Find the wrong pixel reached a total of more than 30 !, Please check the code .....\\n\");  end\n\t\t\t\tend\n\t\t\t\tif( ((i%1000) === 0) || (i == 16383))begin  \n\t\t\t\t\tif ( bc_err === 0)\n      \t\t\t\t\t$display(\" Output pixel: 0 ~ %d are correct!\\n\", i);\n\t\t\t\t\telse\n\t\t\t\t\t$display(\" Output Pixel: 0 ~ %d are wrong ! The wrong pixel reached a total of %d or more ! \\n\", i, bc_err);\n\t\t\t\t\t\n  \t\t\t\tend\t\t\t\t\t\n\tend\nend\n\nreg out_end;\ninteger exe_cycle;\ninteger total_error;\ninitial begin\n\t  \n\t   out_end = 0;\n      @(posedge bcpass_chk)  #1;    \n      if( bc_err == 0 ) begin\n            $display(\"-------------------------------------------------------------\\n\");\n\t    $display(\"Congratulations!!! All data have been generated successfully!\\n\");\n            $display(\"---------- The test result is ..... PASS --------------------\\n\");\n\t    $display(\"                                                     \\n\");\n         end\n\telse if ( fw_err == 0) begin\n\t    $display(\"Forward-Pass PASS! but Back-Pass FAIL, There are %d errors at back-pass run\\n\", bc_err);\n\t    $display(\"--------------- The test result is .....FAIL ----------------\\n\");\n         end\n       else begin\n\t    $display(\"FAIL! There are %d errors at forward-pass run!\\n\", fw_err);\n\t    $display(\"FAIL! There are %d errors at functional simulation !\\n\", bc_err);\n\t    $display(\"---------- The test result is .....FAIL -------------\\n\");\n         end\n\t $display(\"-----------------------------------------------------\\n\");\n    //   #(`CYCLE/3); $finish;\n\tout_end = 1;\nend\n\ninitial begin\n\ttotal_error = 0;\n   repeat(5)@(negedge clk);\n\texe_cycle = 0;\n\twhile(!out_end) begin\n\t\texe_cycle = exe_cycle + 1;\n\t\t@(negedge clk);\n\tend\n\ttotal_error = bc_err;\n\t$display(\"-----------------------------------------------------------------\");\n\t$display(\"------------total time: %0d cycles-----------------\", exe_cycle);\n\t$display(\"-----------------------------------------------------------------\");\n\t\n\tif(total_error == 0) begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"----------------All tests PASS!-----------------\");\n\n\t\t$display(\"------------------------------------------------\");\n\tend else begin\n\t\t$display(\"------------------------------------------------\");\n\t\t$display(\"-              Total Error: %0d               -\", total_error);\n\t\t$display(\"------------------------------------------------\");\n\tend\n\t\n\t$finish;\nend\n\n\n\ninitial begin\n\t@(posedge fwpass_chk) #1;\n\t if ( fw_err == 0) begin\n            $display(\"                                                     \\n\");\n\t    $display(\"Forward-Pass test PASS! \");\n\t    $display(\"                                                     \\n\");\n         end\n\t else begin\n\t    $display(\"                                                     \\n\");\n\t    $display(\"Forward-Pass FAIL! There are %d errors at forward-pass run!\\n\", fw_err);\n\t    $display(\"---------- The test result is .....FAIL -------------\\n\");\n\t    $display(\"                                                     \\n\");\n\t end   \nend\n   \nendmodule\n\n\n//-----------------------------------------------------------------------\n//-----------------------------------------------------------------------\nmodule sti_ROM (sti_rd, sti_data, sti_addr, clk, rst);\ninput\t\tsti_rd;\ninput\t[9:0] \tsti_addr;\noutput\t[15:0]\tsti_data;\ninput\t\tclk, rst;\n\nreg [15:0] sti_M [0:1023];\ninteger i;\n\nreg\t[15:0]\tsti_data;\n\ninitial begin\n\t@ (negedge rst) $readmemh (`PAT , sti_M);\n\tend\n\nalways@(negedge clk) \n\tif (sti_rd) sti_data <= sti_M[sti_addr];\n\t\nendmodule\n\n\n\n//-----------------------------------------------------------------------\n//-----------------------------------------------------------------------\nmodule res_RAM (res_rd, res_wr, res_addr, res_datain, res_dataout, clk);\ninput\t\tres_rd, res_wr;\ninput\t[13:0] \tres_addr;\ninput\t[7:0]\tres_datain;\noutput\t[7:0]\tres_dataout;\ninput\t\tclk;\n\nreg [7:0] res_M [0:16383];\n\ninteger i;\n\ninitial for(i=0;i<=16383;i=i+1) res_M[i] = 8'h0;\n\nreg [7:0] res_dataout;\nalways@(negedge clk)   // read data at negedge clock\n\tif (res_rd) res_dataout <= res_M[res_addr];\n\nalways@(posedge clk)   // write data at posedge clock\n\tif (res_wr) res_M[res_addr] <= res_datain;\n\nendmodule\n\n\n\n", "auxiliary_files": {"dat/Geometry_fwexp.dat": "00      //Pixel 0: 000\n00      //Pixel 1: 000\n00      //Pixel 2: 000\n00      //Pixel 3: 000\n00      //Pixel 4: 000\n00      //Pixel 5: 000\n00      //Pixel 6: 000\n00      //Pixel 7: 000\n00      //Pixel 8: 000\n00      //Pixel 9: 000\n00      //Pixel 10: 000\n00      //Pixel 11: 000\n00      //Pixel 12: 000\n00      //Pixel 13: 000\n00      //Pixel 14: 000\n00      //Pixel 15: 000\n00      //Pixel 16: 000\n00      //Pixel 17: 000\n00      //Pixel 18: 000\n00      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